数字电路逻辑设计全册配套课件(二).ppt

1、时序逻辑电路时序逻辑电路任何时刻的输出不仅取决于当时的输入信号，任何时刻的输出不仅取决于当时的输入信号，而且还取决于电路原先的工作状态，即与以前的输入信号及输而且还取决于电路原先的工作状态，即与以前的输入信号及输出也有关系。出也有关系。6.1时序逻辑电路概述 CPXQQXCPQTQTQTnnnnn1触发器状态方程：触发器状态方程：CPXQZn 输出方程：输出方程：1TC1CPQ&X&Z图6-1-1 简单时序电路分析分析图图6-1-1所示时序电路。所示时序电路。T 由由T触发器的状态方程和电路的输出方程，可以画出电路的触发器的状态方程和电路的输出方程，可以画出电路的工作波形图。工作波形图。CPX

2、QZQZ(a)(b)(c)(d)图6-1-2 图6-1-1所示电路工作波形 结论：结论：时序逻辑电路时序逻辑电路在结构上有两个特点。在结构上有两个特点。第第一一，包含组合逻辑电路和，包含组合逻辑电路和存储电路两部分。存储电路两部分。第二第二，组合电路至少有一个输出组合电路至少有一个输出反馈到存储电路的输入端，反馈到存储电路的输入端，存储电路的状态至少有一存储电路的状态至少有一个作为组合电路的输入，个作为组合电路的输入，与其他输入共同决定电路与其他输入共同决定电路的输出。的输出。存储电路存储电路组合逻辑组合逻辑电路电路Z(z1,z2,zj)W(w1,w2,wk)Y(y1,y2,yl)X(x1,x

3、2,xi)Z(tn)F X(tn) , Y (tn) 输出函数输出函数W(tn)G X(tn) , Y (tn) 存储电路的激励函数存储电路的激励函数Y(tn+1)H W(tn) , Y (tn) 存储电路的状态方程存储电路的状态方程图6-1-3 时序电路方框图时序电路可分为时序电路可分为同步时序逻辑电路同步时序逻辑电路和和异步时序逻辑电路异步时序逻辑电路。同步时序逻辑电路同步时序逻辑电路，存储电路的状态变更是由时钟脉冲同，存储电路的状态变更是由时钟脉冲同步更新的。步更新的。异步时序逻辑电路异步时序逻辑电路，存储电路的状态变更不是同时，存储电路的状态变更不是同时发生的。发生的。6.2.1时序逻

4、辑电路的分析步骤时序逻辑电路的分析步骤6.2时序逻辑电路分析6.2.2寄存器、移位寄存器寄存器、移位寄存器6.2.3同步计数器同步计数器6.2.4异步计数器异步计数器6.2.1时序逻辑电路的分析步骤时序逻辑电路的分析步骤1. 根据给定的时序逻辑电路，写出存储电路（如触发器）根据给定的时序逻辑电路，写出存储电路（如触发器）的的驱动方程驱动方程（输入信号的逻辑表达式）。（输入信号的逻辑表达式）。2. 写出存储电路的写出存储电路的状态转移方程状态转移方程，并根据输出电路，写出，并根据输出电路，写出输出函数表达式输出函数表达式。3. 由状态转移方程和输出函数表达式，列出状态转移表，由状态转移方程和输出

5、函数表达式，列出状态转移表，或画出或画出状态转移图状态转移图。4. 画画工作波形图工作波形图（时序图）。（时序图）。5. 归纳时序逻辑电路的逻辑功能。归纳时序逻辑电路的逻辑功能。1J1K1Q1Q1C1& 1J1K2Q2Q2C1& 1J1K3Q3Q3C1&图6-2-1 例6-1逻辑图CPZ例例6- -1分析如图分析如图6- -2- -1所示的同步时序逻辑电路。所示的同步时序逻辑电路。解解(1) 写出各级触发器的驱动方程（激励函数）写出各级触发器的驱动方程（激励函数）nnnnnnnnnnQKQQJQKQQJQQKQQJ2312332132231231 , , , (2) 根据驱动方程和触发器特征方

6、程，写出各级触发器的根据驱动方程和触发器特征方程，写出各级触发器的状态转移方程；写出输出表达式。状态转移方程；写出输出表达式。 CPQQQQQQCPQQQQQQCPQQQQQQQnnnnnnnnnnnnnnnnnnn3231213232131212312311nnQQZ13 状态转移方程：状态转移方程：输出方程：输出方程：各触发器在驱动方程和时钟的驱动下的状态转移情况，就各触发器在驱动方程和时钟的驱动下的状态转移情况，就是电路的状态转移情况，分析时序电路的逻辑功能，就是要从是电路的状态转移情况，分析时序电路的逻辑功能，就是要从电路的状态转移情况中找出变化的规律，进行归纳和总结。电路的状态转移情

7、况中找出变化的规律，进行归纳和总结。(3) 列写状态转移表，画出状态转移图列写状态转移表，画出状态转移图001011010000101110111100/0/1/0/0/0/1/0/0Q3Q2Q1/ /Z Z图6-2-2 例6-1电路状态转移图00 0 110011 0 0111偏离状态偏离状态10 0 0101501 0 1110401 1 0010300 1 0011200 1 1001100 0 10000Z序号序号nnnQQQ123111213 nnnQQQ表6-2-1 例6-1状态转移表(4) 画工作波形图画工作波形图(5) 功能归纳功能归纳每经过个脉冲，电路状态循环一次，且输出一个

8、高电平。每经过个脉冲，电路状态循环一次，且输出一个高电平。该时序逻辑电路是该时序逻辑电路是6 6分频器。分频器。Q3ZCP图6-2-3 例6-1工作波形Q2Q100000001001100101010110100001D4Q4C11DQQC1D1存数指令存数指令图6-2-4 1位数寄存单元D4图6-2-5 4位数码寄存器1D1Q1C1D11D2Q2C1D21D3Q3C1D3CP数码寄存器数码寄存器数码寄存器是数码寄存器是能够存放二进制数码能够存放二进制数码的电路的电路。由于触发器具有记忆功能，因。由于触发器具有记忆功能，因此可以作为数码寄存器电路。此可以作为数码寄存器电路。图图6- -2- -

9、4和图和图6- -2- -5分别为由分别为由D触发器构成的触发器构成的1位和位和4位数码位数码寄存器。寄存器。6.2.2寄存器、移位寄存器寄存器、移位寄存器图6-2-6 左移移位寄存器1D4Q4C11D3Q3C11D2Q2C11D1Q1C1vI移存脉冲移存脉冲CP移位寄存器移位寄存器具有移位（具有移位（左移、右移、双向左移、右移、双向）功能的寄存器。）功能的寄存器。nnnnnnnQQQQQQvQ314213112I11 ; ; ; 在移存脉冲的作用下，第在移存脉冲的作用下，第i- -1级触发器的状态存入到第级触发器的状态存入到第i级级触发器，实现了数码向左逐位移存。触发器，实现了数码向左逐位移

10、存。1D4C1&11D3C1&11D2C1&11D1Q4Q3Q2Q1C1&11移存脉冲移存脉冲CP右移输入右移输入A控制控制M左移输入左移输入B图6-2-7 双向移位寄存器 BMQMQQMQMQQMQMQQMMAQnnnnnnnnnn21113122413314 M=0：左移；：左移；M=1：右移：右移1D4Q4C1图6-2-8 五单位信息串并行转换逻辑图1D1Q1C11D2Q2C11D3Q3C11D5Q5C1&D5D4D3D2D1移存脉冲移存脉冲CP串行输入串行输入并行输出指令并行输出指令(1) 实现数码串并行转换实现数码串并行转换a. 串行转换成并行所谓五单位信息，是由位二进制数码组成一个

11、信息的代所谓五单位信息，是由位二进制数码组成一个信息的代码。电路中的移存脉冲与代码的码元同步，并行读出脉冲必须码。电路中的移存脉冲与代码的码元同步，并行读出脉冲必须在经过个移存脉冲后出现，并且与移存脉冲出现的时间互相在经过个移存脉冲后出现，并且与移存脉冲出现的时间互相错开。错开。假设串行输入五单位数码为（假设串行输入五单位数码为（10011）（）（左边先入左边先入）。在移）。在移存脉冲作用下，位移位寄存器的状态变化情况如下：存脉冲作用下，位移位寄存器的状态变化情况如下：10011并出并出100115100141003102110Q5Q4Q3Q2Q1序号序号表6-2-2 串并行转换波状态表100

12、111001D5D4D3D2D1图6-2-9 串并行转换波形举例并行输出并行输出移存脉冲移存脉冲Q1Q2Q3Q4Q5b. 并行转换成串行并行转换成串行1D1C11D21D31D4Q1Q2Q3Q4CP图6-2-10 并入串出逻辑图&DI1&1&1D5Q5&RDDI2DI3DI4DI5并行取样并行取样MRC1RC1RC1RC1R串出串出5I4154I3143I2132I1121I11 , , , MDQQMDQQMDQQMDQQMDQnnnnnnnnn 序号序号Q1Q2Q3Q4Q5000000清零清零111001并入并入201100串出串出300110400011500001610101并入并入7

13、01010串出串出8001019000101000001表6-2-3 五单位数码并行转换成串行的状态转移情况清零清零取样（并入）取样（并入）串出串出取样（并入）取样（并入）串出串出 0001Q1Q2Q3Q4Q5图6-2-11 并串转换波形举例12345678910D11D12D13D14D151001111011CP并行取样并行取样RD0101并行取样脉冲与移存脉冲之间必须满足关系：并行取样脉冲与移存脉冲之间必须满足关系：SACPnff 其中其中fCP为移存脉冲频率，为移存脉冲频率， fSA为并行取样脉冲频率，为并行取样脉冲频率，n为触发器为触发器个数。并行取样脉冲的宽度应大于移存脉冲的宽度。

14、个数。并行取样脉冲的宽度应大于移存脉冲的宽度。(2) 移位寄存器用于脉冲节拍延迟移位寄存器用于脉冲节拍延迟当移位寄存器串行输入、串行输出时，输出信号比输入信当移位寄存器串行输入、串行输出时，输出信号比输入信号延迟了号延迟了n个移存脉冲周期，起到了节拍延迟的作用。延迟时个移存脉冲周期，起到了节拍延迟的作用。延迟时间为间为CPdnTt (4) 移位寄存器实现乘法或除法运算。移位寄存器实现乘法或除法运算。100 二进制数二进制数1000 二进制数二进制数左移补零，左移补零，乘以乘以其中其中TCP为移存脉冲的周期，为移存脉冲的周期，n为移存器的位数。为移存器的位数。(3) 移位寄存器还可构成计数分频电

15、路、序列信号发生器移位寄存器还可构成计数分频电路、序列信号发生器等。等。集成移位寄存器集成移位寄存器例例6- -2分析图分析图6- -2- -13所示所示4位右移移位寄存器电路。位右移移位寄存器电路。解根据解根据D触发器的状态方程和激励函数，可以写出：触发器的状态方程和激励函数，可以写出：nnnnnnnnnQLDSHDLDSHQQLDSHDLDSHQQLDSHDLDSHQQKQJLDSHDLDSHQ23131212011100010/)(/ 行行取取样样；上上升升沿沿到到达达时时，执执行行并并，在在若若CP0/ LDSH移移位。移移位。上升沿到达时，执行右上升沿到达时，执行右，在，在若若CP1

16、/ LDSH此时的串行数据由此时的串行数据由Q0端输入，取决于端输入，取决于J和和K端的取值情况。端的取值情况。逻辑图逻辑图CRSH/LDCPJKD0D1D2D3Q0Q1Q2Q3Q300000110d0d1d2d3d0d1d2d3d3110111000111011111110nQ0nQ0nQ1nQ2nQ2nQ0nQ1nQ2nQ2nQ0nQ1nQ2nQ2nQ0nQ1nQ2nQ2nQ0nQ0nQ1nQ2nQ3nQ3表6- -2- -4 图6- -2- -13所示电路功能表同步置数同步置数nnnQKQJQ0010 JKD0D1D2D3SH/LDCPCRQ3Q3Q2Q1Q02,3D2,3D1,3K1,

17、3JC3/1 M2LOADM1SHIFTRSRG4图6- -2- -14 CT54S195/74S195逻辑符号JD0D1D2D3CPSH/LDCRKQ3Q3Q2Q1Q0SRG4图6- -2- -15 7位串行并行转换器Q3Q2Q1Q0JD0D1D2D3CPSH/LDCRKQ3Q3Q2Q1Q0SRG4Q6Q5Q4串行输入串行输入DI01CPCR并行输出并行输出(1) 串行并行转换串行并行转换Q7标志码标志码CPD00111111 D6D5D4D3D2D1D00 Q0Q7：清零清零00000000 取样取样操作：操作：6CP移存移存并出并出CPD00111111 取样取样演演 示示JD0D1D2

18、D3CPSH/LDCRKQ3Q3Q2Q1Q0SRG4图6- -2- -16 7位并行串行转换器JD0D1D2D3CPSH/LDCRKQ3Q3Q2Q1Q0SRG40CPCR串行输出串行输出&1&G1G2启动启动DI0DI1DI2DI3DI4DI5DI6(2) 并行串行转换并行串行转换A12345678910CP启动启动DI6串行输出串行输出DI5DI4DI3DI2DI1DI0ADI6DI5DI4启动、取样启动、取样移存、串出移存、串出取样取样 移存、串出移存、串出演演 示示CRM1M0CPDSLDSRD0D1D2D3Q0Q1Q2Q3功能功能00000清零清零10不工作不工作111d0d1d2d3

19、d0d1d2d3取样取样10111右移右移10100右移右移11011左移左移11000左移左移100保持保持nQ0nQ1nQ2nQ0nQ1nQ2nQ1nQ2nQ0nQ1nQ2nQ3表6- -2- -5 CT54194/CT74194 功能表集成集成4位双向移位寄存器位双向移位寄存器 CT54194/CT74194nQ3nQ1nQ2nQ3nQ0nQ1nQ2nQ3DSL为左移串行数据输入端；为左移串行数据输入端；DSR为右移串行数据输入端；为右移串行数据输入端； M1、 M0为工作方式控制端。为工作方式控制端。概念：概念：对时钟脉冲的个数进行计数。对时钟脉冲的个数进行计数。原理：原理：触发器具有

20、记忆功能，存储触发器具有记忆功能，存储位二进制数。位二进制数。应用：应用：定时、分频和执行数字运算等。定时、分频和执行数字运算等。分类：分类：1. 根据计数脉冲引入的方式分为：同步和异步计数器；根据计数脉冲引入的方式分为：同步和异步计数器；2. 根据计数过程中数字的增减趋势分为：加法、减法和可根据计数过程中数字的增减趋势分为：加法、减法和可逆计数器；逆计数器；3. 根据计数器计数模值（数制）不同分为：二进制和非二根据计数器计数模值（数制）不同分为：二进制和非二进制计数器。进制计数器。同步计数器同步计数器是将计数脉冲同时引入到各级触发器，当输入是将计数脉冲同时引入到各级触发器，当输入计数脉冲触发

21、时，各级触发器的状态同时发生转移。计数脉冲触发时，各级触发器的状态同时发生转移。6.2.3同步计数器同步计数器1Q1C11J1K2Q2C1R& 1J1K3Q3C1&R& 1J1K4Q4C1&R1J1KR&ZCPRD图6- -2- -17 同步二进制加法计数器同步二进制计数器同步二进制计数器根据各触发器的输入激励和特征方程，写出状态转移方程和根据各触发器的输入激励和特征方程，写出状态转移方程和输出方程：输出方程：nnnnnnnnnnnnnnnnnnnnnnnQQQQQQQQQQQQQQQQQQQQQQQ412341231431231213212112111 nnnnQQQQZ1234 序号序号原

22、状态原状态 S(t)次态次态 N(t)输出输出ZQ4Q3Q2Q1Q4Q3Q2Q10000000010100010010020010001103001101000401000101050101011006011001110701111000081000100109100110100101010101101110111100012110011010131101111001411101111015111100001表6- -2- -6 4位二进制加法计数器状态转移表由状态转移表可以看出：每输入由状态转移表可以看出：每输入16个计数脉冲，计数器状态个计数脉冲，计数器状态循环一次，输出端输出一个脉冲（模

23、循环一次，输出端输出一个脉冲（模16计数器）；计数器完成的计数器）；计数器完成的是加法（递增）计数功能，是加法（递增）计数功能，Z为计数器的进位输出信号。为计数器的进位输出信号。由状态转移表还可看出：最低位触发器每输入一个脉冲翻转由状态转移表还可看出：最低位触发器每输入一个脉冲翻转一次；其它各触发器都是在所有低位触发器状态全为一次；其它各触发器都是在所有低位触发器状态全为1时，在下时，在下一个时钟脉冲的触发沿到来时状态改变一次。一个时钟脉冲的触发沿到来时状态改变一次。CPM1J1K1Q1Q1C1&1J1K2Q2Q2C1&1J1K3Q3Q3C11图6- -2- -18 3位同步二进制加/减计数器

24、若若M=1，进行，进行加法加法计数；若计数；若M=0，进行，进行减法减法计数。计数。区别：区别：加法计数时，高位触发器输入信号由所有低位触发器加法计数时，高位触发器输入信号由所有低位触发器Q端端引出；减法计数时，高位触发器输入信号由所有低位触发器引出；减法计数时，高位触发器输入信号由所有低位触发器Q端端引出。引出。1Q1C11J1K2Q2C1R& 1J1K3Q3C1&R& 1J1K4Q4C1R1J1KR&ZCPRD图6- -2- -19 同步二十进制加法计数器&Q4同步二十进制计数器同步二十进制计数器输出方程：输出方程：nnQQZ14 nnnnnnnnnnnQKQQQJQQKQQJQKQQJK

25、J141234123123121421111 ，驱动方程驱动方程nnnnnnnnnnnnnnnnnnnnnnQQQQQQQQQQQQQQQQQQQQQQ41412314312312132121412111 状态转移方程状态转移方程序号序号原状态原状态 S(t)次态次态 N(t)输出输出ZS(t)代表的十代表的十进制数码进制数码Q4Q3Q2Q1Q4Q3Q2Q100000000100100010010012001000110230011010003401000101045010101100560110011106701111000078100010010891001000019偏离态偏离态1010

26、10110101101001110011010110101001111011110111100001表6- -2- -7 同步二十进制加法计数器状态转移表无效状态，正常工作时不会出现。无效状态，正常工作时不会出现。01111000100100100001000001010110/0/0/0/0/0/0/0/1Q4Q3Q2Q1/ /Z Z图6- -2- -20 同步二十进制加法计数器状态转移图0011/00100/0101111011010110011101111/0/1/0/1/1/0有效状态有效状态偏离状态偏离状态若计数器受到某种干扰，错误地进入到偏离状态后，计数若计数器受到某种干扰，错误地

27、进入到偏离状态后，计数器在时钟脉冲的驱动下能够自动回到有效状态的特性，称为具器在时钟脉冲的驱动下能够自动回到有效状态的特性，称为具有有自启动特性自启动特性。根据状态转移表作根据状态转移表作状态转移图状态转移图。CPQ1Q2Q3Q4Z图6- -2- -21 同步二十进制加法计数器工作波形CTRDIVm图6- -2- -22 循环长度（模）为m的计数器通用符号10由图可知：输出信号由图可知：输出信号Z是十进制计数器的进位信号，而输出是十进制计数器的进位信号，而输出信号的周期为计数脉冲信号的周期为计数脉冲CP周期的周期的10倍，因此输出信号也可以视倍，因此输出信号也可以视为计数脉冲为计数脉冲CP的十

28、分频信号。模的十分频信号。模10（十进制）计数器也可看作（十进制）计数器也可看作是是十分频器十分频器。根据状态转移表（图）或状态转移方程作根据状态转移表（图）或状态转移方程作工作波形图工作波形图。输输 入入输输 出出CRLDCTTCTPCPD0D1D2D3Q0Q1Q2Q30000010d0d1d2d3d0d1d2d31111计计 数数1101触发器保持，触发器保持，CO=01110保保 持持表6- -2- -9 CT54161/CT74161(CT54160/CT74160)功能表集成同步计数器集成同步计数器(1) CT54161/CT74161(CT54160/CT74160)由表可见，该计

29、数器具有：由表可见，该计数器具有：异步清零异步清零、同步置数同步置数、同步计同步计数数、保持保持功能。功能。逻辑图逻辑图CTRDIV16CT=0M1M2G3G4C5/2,3,4+3CT=15D0Q0LDCPCRCTTCTPCO1,5D1248图6- -2- -24 CT54/74161逻辑符号 CT54161/CT74161(CT54160/CT74160)具有异步清零的功具有异步清零的功能，具有能，具有同步清零同步清零功能的计数器有：功能的计数器有：4 4位二进制同步计数器位二进制同步计数器CT54163/CT74163、 CT54S163/CT74S163等。等。Q1Q2Q3D1D2D3输

30、输 入入输输 出出CRLDCPUCPDD0D1D2D3Q0Q1Q2Q31000000d0d1d2d3d0d1d2d3011加法计数加法计数011减法计数减法计数0111保保 持持表6- -2- -10 同步加/减计数器( (双时钟双时钟) )功能表(2) 双时钟加双时钟加/ /减计数器减计数器CT54193/CT74193减法计数脉冲减法计数脉冲加法计数脉冲加法计数脉冲异步置数控制信号，低电平有效异步置数控制信号，低电平有效异步清零信号，高电平有效异步清零信号，高电平有效保保 持持11减法计数减法计数101加法计数加法计数001d3d2d1d0d3d2d1d00Q3Q2Q1Q0D3D2D1D0

31、CPU/DCTLD输输 出出输输 入入表6- -2- -11 同步加/减计数器功能表(3) 4位二进制同步加位二进制同步加/ /减计数器减计数器加加/减计数方式控制信号减计数方式控制信号计数控制信号，低电平有效计数控制信号，低电平有效异步置数控制信号，低电平有效异步置数控制信号，低电平有效CTRDIV16CT54/74161Q0 Q1 Q2 Q3LDCTP图6- -2- -25 CT54/74161构成12位二进制加法计数器COCTTCP1248CTRDIV16CT54/74161Q4 Q5 Q6 Q7LDCTPCOCTTCP1248CTRDIV16CT54/74161Q8 Q9 Q10 Q1

32、1LDCTPCOCTTCP12481CP(4) 集成计数器功能扩展集成计数器功能扩展对于某一片计数器，只有当所有的低位片都计满（状态循对于某一片计数器，只有当所有的低位片都计满（状态循环一周）并输出为环一周）并输出为1时，才计入一个计数脉冲。时，才计入一个计数脉冲。异步计数器异步计数器中的各级触发器的时钟脉冲，不一定都是计数中的各级触发器的时钟脉冲，不一定都是计数输入脉冲，各级触发器的状态转移输入脉冲，各级触发器的状态转移不是不是在同一时钟作用下同时在同一时钟作用下同时发生的。所以，在分析异步计数器时，必须注意各级触发器的发生的。所以，在分析异步计数器时，必须注意各级触发器的时钟信号。时钟信号

33、。图6- -2- -26 4位二进制异步计数器1T1Q1C1CP1T2Q2C11T3Q3C11T4Q4C1RD例例6- -3分析图分析图6- -2- -26所示的异步计数器电路。所示的异步计数器电路。6.2.4异步计数器异步计数器 3434444142323333131212222121111111QQQQTQTQQQQQTQTQQQQQTQTQCPQCPQTQTQnnnnnnnnnnnnnnnn解解确定各级触发器的输入激励和时钟信号，写出状态转移方确定各级触发器的输入激励和时钟信号，写出状态转移方程。程。各级触发器的时钟信号。各级触发器的时钟信号。根据状态转移方程列状态转移表。根据状态转移方

34、程列状态转移表。序号序号原状态原状态 S(t)次态次态 N(t)Q4Q3Q2Q1Q4Q3Q2Q1000000001100010010200100011300110100401000101501010110601100111701111000810001001910011010101010101111101111001211001101131101111014111011111511110000表6- -2- -12 4位二进制异步计数器状态转移表特点：特点：最低位触发器，来一个脉冲翻转一次；其他触发器最低位触发器，来一个脉冲翻转一次；其他触发器在所有相邻低位触发器由在所有相邻低位触发器由1变变

35、0时，翻转一次。时，翻转一次。异步计数器的工作特点：异步计数器的工作特点：电路结构简单；电路结构简单；以以4位二进制异步计数器为例，当各级触发器状态处于位二进制异步计数器为例，当各级触发器状态处于1111时，在下一个计数脉冲的作用下，各级触发器状态依次由时，在下一个计数脉冲的作用下，各级触发器状态依次由1变变0。在这个过程中，计数器状态由在这个过程中，计数器状态由1111变为变为0000所需要的时间为所需要的时间为4倍倍的触发器延迟时间，这就要求在这段时间内不能出现下一个时的触发器延迟时间，这就要求在这段时间内不能出现下一个时钟脉冲，否则将使计数器状态出现混乱。钟脉冲，否则将使计数器状态出现混

36、乱。因此，异步计数器对计数脉冲的频率有严格的要求。因此，异步计数器对计数脉冲的频率有严格的要求。工作速度慢。随着位数的增加，计数器从受时钟触发工作速度慢。随着位数的增加，计数器从受时钟触发到稳定状态的建立，时延也大大增加。到稳定状态的建立，时延也大大增加。1Q1C11J1KRCPRD2Q2C11J1KR3Q3C11J1KR&图6- -2- -27 例6-4逻辑电路例例6- -4分析图分析图6- -2- -27所示的异步计数器电路。所示的异步计数器电路。解解根据电路写出各级触发器的激励方程及时钟信号。根据电路写出各级触发器的激励方程及时钟信号。 nnnnQCPQCPKJQCPKJCPCPKQQJ

37、23333122211231, 1, 1, 1, 1, 1, 23313121212311nnnnnnnnnnQCPQQQQQQCPQQQQ根据激励方程写出各级触发器的状态转移方程：根据激励方程写出各级触发器的状态转移方程：111011000111010101偏偏 离离状态状态00000140011103110010201010011000000Q1Q2Q3Q1Q2Q3N(t)S(t)序号序号表6- -2- -13 例6- -4状态转移表CPQ1Q2Q3CP3CP2CP1图6- -2- -28 例6- -4工作波形根据状态转移方程作状态转移表和工作波形图：根据状态转移方程作状态转移表和工作波形

38、图：000001010100011101110111图6- -2- -29 例6- -4状态转移图经分析可知：该计数器电经分析可知：该计数器电路有个有效序列产生循环，路有个有效序列产生循环，偏离态能自动转移到有效序列偏离态能自动转移到有效序列中，故该电路是一个具有自启中，故该电路是一个具有自启动特性的模异步计数器。动特性的模异步计数器。根据状态转移表作状态转移图。根据状态转移表作状态转移图。异步计数器的分析与同步计数器分析的方法、步骤是相同异步计数器的分析与同步计数器分析的方法、步骤是相同的，只是由于异步计数器各级触发器的时钟不同，在作状态转的，只是由于异步计数器各级触发器的时钟不同，在作状态

39、转移方程和状态转移表时，必须考虑各级触发器的触发信号，因移方程和状态转移表时，必须考虑各级触发器的触发信号，因此，比同步计数器的分析略为复杂。此，比同步计数器的分析略为复杂。图6- -2- -30 十进制异步计数器SQT(11)CP1(13)R0B1JQC1R& RQT& R1JQC1&R1KSFF0FF1FF2FF3&(12)R0A(10)CP0(1)S9A(3)S9BQ0(9)Q1(5)Q2(4)Q3(8)集成异步计数器集成异步计数器(1) 十进制异步计数器十进制异步计数器CT54LS290/CT74LS290CP0作用于触发器作用于触发器FF0，完成二分频；，完成二分频；CP1作用于触发

40、器作用于触发器FF1、 FF2、 FF3构成的五分频计数器。构成的五分频计数器。输输 入入输输 出出R0AR0BS9AS9BCPQ3Q2Q1Q0110000011000000111001011100100计计 数数000000表6- -2- -14 CT54LS290功能表置置0 0输入端，高电平有效输入端，高电平有效置置9 9输入端，高电平有效输入端，高电平有效4 4个信号综合作用才能完成相应的功能。个信号综合作用才能完成相应的功能。1001000111100110101000101100010010000000Q0Q1Q2Q3表6- -2- -15 8421BCD计数如果计数脉冲由如果计数

41、脉冲由CP0输入，输入，Q0接接CP1端，则按端，则按8421 BCD码码进行十进制计数。进行十进制计数。0011110101011001000100101100010010000000Q0Q1Q2Q3表6- -2- -16 5421BCD计数如果计数脉冲由如果计数脉冲由CP1输入，输入，Q3接接CP0端，则按端，则按5421 BCD码码进行十进制计数。进行十进制计数。输输 入入输输 出出CRCT/LDCPD0D1D2D3Q0Q1Q2Q30000010d0d1d2d3d0d1d2d311加法计数加法计数表6- -2- -17 CT54196功能表(2) CT54196/CT74196异步清零输

42、入端，低电平有效异步清零输入端，低电平有效计数控制端计数控制端/ /异步置数控制端异步置数控制端时序逻辑电路分析的基本思路时序逻辑电路分析的基本思路逻辑功能逻辑功能输出方程输出方程各触发器状态方程各触发器状态方程状态转移图状态转移图状态转移表状态转移表工作波形图工作波形图电路状态及电路输出电路状态及电路输出各触发器激励方程各触发器激励方程时钟信号时钟信号异步异步逻辑电路逻辑电路1DRC1&1&1DRC11DRC1Q3 (12)Q3 (11)1DRC1&1&1&1&1111(2) J(3) K(4) D0(5) D1(6) D2(7) D3(9) SH/LD(10) CP(1) CRQ2 (13

43、)Q1 (14)Q0 (15)图6- -2- -134位移位寄存器逻辑图返回返回& 1J1KQ0(14)C1&R1& 1J1KC1&R1& 1J1KC1&R1& 1J1KC1&R1&111Q1(13)Q2(12)Q3(11)CO(15)(9)LD(3) D0(4) D1(2) CP(5) D2(6) D3(1) CR(7) CTP(10) CTT图6- -2- -23 4位二进制同步计数器（CT54161/CT74161）返回返回6.3 时序逻辑电路设计6.3.1同步时序逻辑电路设计的一般步骤同步时序逻辑电路设计的一般步骤6.3.2采用小规模集成器件设计同步计数器采用小规模集成器件设计同步计数

44、器6.3.3采用小规模集成器件设计异步计数器采用小规模集成器件设计异步计数器6.3.4采用中规模集成器件实现任意模值采用中规模集成器件实现任意模值计数（分频）器计数（分频）器设计要求设计要求建立原始状态图或状态表建立原始状态图或状态表状态简化状态简化状态分配状态分配存储器选择存储器选择存储器控制及电路输出存储器控制及电路输出最佳？最佳？电路结构图电路结构图图6-3-1 时序电路设计过程否否是是6.3.1同步时序逻辑电路设计的一般步骤同步时序逻辑电路设计的一般步骤例例6- -5设计用来检测二进制输入序列的检测电路，当输入设计用来检测二进制输入序列的检测电路，当输入序列中连续输入序列中连续输入4位

45、数码均为位数码均为1时，电路输出时，电路输出1。解解第一步：第一步：建立原始状态图和状态表建立原始状态图和状态表分析：分析：根据题意，该检测电路必须根据题意，该检测电路必须“记忆记忆”位连续输入位连续输入序列，一共有种情况，即序列，一共有种情况，即000(A)、100(B)、010(C)、110(D)、001(E)、101(F)、 011(G)、111(H)；每次输入的二进制数码；每次输入的二进制数码X只只有两种情况，有两种情况，0或或1；输出信号也只有两种可能，即；输出信号也只有两种可能，即0或或1。假设电路已记忆前假设电路已记忆前3位输入为位输入为010 (C) ，若，若X0，则电路的，则

46、电路的次态为次态为001(E) ；若；若X1，则电路的次态为，则电路的次态为101(F)，输出都为，输出都为0，其余类推。其余类推。0/00/01/01/01/00/00/00/01/00/00/01/01/00/01/00/01/1X/Z图6-3-2 例6-5原始状态图10HGH00FEG00DCF00BAE00HGD00FEC00DCB00BAAX=1X=0X=1X=0Z(t)N(t)S(t)表6-3-1 例6-5原始状态表BACDHFEG01ABC00CB0BAAX=1X=0X=1X=0Z(t)N(t)S(t)表6-3-2 非完全描述状态表在所有的输入条件下，都有确在所有的输入条件下，都

47、有确定的状态转移和输出，这种状态转定的状态转移和输出，这种状态转移表称为移表称为完全描述状态转移表完全描述状态转移表，否，否则称为则称为非完全描述状态转移表非完全描述状态转移表。第二步：第二步： 状态简化（合并）状态简化（合并）在完全描述状态转移表中，两个状态如果在完全描述状态转移表中，两个状态如果“等价等价”，则这两，则这两个状态可以合并为一个状态。两个状态等价的条件是：个状态可以合并为一个状态。两个状态等价的条件是：(1) 在所有输入条件下，两个状态对应输出完全相同；在所有输入条件下，两个状态对应输出完全相同；(2) 在所有输入条件下，两个状态在所有输入条件下，两个状态转移效果转移效果完全

48、相同。完全相同。对对转移效果转移效果的理解：的理解：(1) 在所有输入条件下，两个状态的次态完全相同。在所有输入条件下，两个状态的次态完全相同。(2) 在有些输入条件下次态不相同，例如：在有些输入条件下次态不相同，例如：S1S3，S2 S4，则要继续比较则要继续比较S3和和S4两个状态，若等价，则两个状态，若等价，则S1和和S2的状态转移效的状态转移效果相同；否则不同。称果相同；否则不同。称S3，S4是是S1和和S2的等价的等价隐含条件隐含条件。(3) 在有些输入条件下，在有些输入条件下， S1和和S2状态对与状态对与S3和和S4状态对互为隐状态对互为隐含条件，则含条件，则S1和和S2等价，等

49、价， S3和和S4也等价。也等价。BCDEFGHABCDEFGACBDAEBFCEDFAGBHCGDHCADBEAFBGAHBEGFHACBDECFDGCHDAEBFCEDFGEHFAEBFCEDFACBD(a)表6-3-3 例6-5隐含表(1) 寻找全部等价状态对寻找全部等价状态对首先构成直角形网络形式的隐含表，每一方格代表一个状首先构成直角形网络形式的隐含表，每一方格代表一个状态对。态对。若两个状态满足等价的两个若两个状态满足等价的两个条件，则在相应的方格中填条件，则在相应的方格中填号。号。若两个状态在任何输入条件若两个状态在任何输入条件下的输出都相同，但在有些输入条下的输出都相同，但在有

50、些输入条件下的次态不同，则将这些不相同件下的次态不同，则将这些不相同的的次态对次态对填入到方格中，表示这些填入到方格中，表示这些次状态对都是这两个状态等价的隐次状态对都是这两个状态等价的隐含条件。含条件。若两个状态的输出不相同，则不等价，在相应的方格中若两个状态的输出不相同，则不等价，在相应的方格中填填号。号。ACBDAEBFCEDFCADBEAFBACBDECFDAEBFCEDFAEBFCEDFACBDBCDEFGHABCDEFGAEBFEAFBAEBFAEBFBCDEFGHABCDEFG(b)(c)反复判断隐含条件的状态对是否满足等价条件，直至将反复判断隐含条件的状态对是否满足等价条件，直