8-VHDL语言状态机汇总课件.ppt

1、第八章第八章有限状态机有限状态机FSMFSM的设计的设计 哈尔滨工业大学哈尔滨工业大学( (威海威海) ) 信息工程学院电子工程系信息工程学院电子工程系 第八章第八章 有限状态机有限状态机FSMFSM的设计的设计 1. .状态机概念状态机概念2.2.一般状态机一般状态机3.3.摩尔状态机摩尔状态机4.4.米利状态机米利状态机5.5.状态机实例状态机实例一一 . .有限状态机有限状态机的基本概念的基本概念有限状态机：指那些输出取决于过去输入部有限状态机：指那些输出取决于过去输入部分和当前输入部分的时序逻辑电路。有限状分和当前输入部分的时序逻辑电路。有限状态机一般有三部分：输入部分、输出部分和态机

2、一般有三部分：输入部分、输出部分和状态寄存器。状态寄存器。MooreMoore型有限状态机：输出信号仅与当前状型有限状态机：输出信号仅与当前状态有关态有关MealyMealy型有限状态机：输出信号不仅与当前型有限状态机：输出信号不仅与当前状态有关，而且还与所有的输入信号有关。状态有关，而且还与所有的输入信号有关。状态机的特点状态机的特点克服了纯硬件数字系统顺序方式控制不灵活的缺克服了纯硬件数字系统顺序方式控制不灵活的缺点。点。VHDLVHDL综合器易于优化综合器易于优化易构成性能良好的时序逻辑模块易构成性能良好的时序逻辑模块结构模式简单、层次分明、易读易懂、易排错结构模式简单、层次分明、易读易

3、懂、易排错利用同步时序和全局时钟线可实现高速利用同步时序和全局时钟线可实现高速FSMFSM运行模式类似于运行模式类似于CPUCPU，易于进行顺序控制易于进行顺序控制高可靠性，非法状态易控制高可靠性，非法状态易控制时序电路的结构与特点时序电路的结构与特点1 1 状态机分类状态机分类根据输出函数的形式，可以分为根据输出函数的形式，可以分为mooremoore机和机和mealymealy机两类。机两类。一般状态机一般状态机MOOREMOORE状态机状态机MEALYMEALY状态机状态机1 1 状态机分类状态机分类FSMFSM的表达形式的表达形式通常采用状态转换图表达电路信号的变化：通常采用状态转换图

4、表达电路信号的变化：Moore: y = f(s) Mealy: y = f(s0,x)Moore: y = f(s) Mealy: y = f(s0,x) 1 1 状态机分类状态机分类Moore型有限状态机的结构图Mealy型有限状态机的结构图FSMFSM的设计要点的设计要点定义枚举类型表达不同的状态特点；定义枚举类型表达不同的状态特点；设置信号表达现有状态和转换的状态；设置信号表达现有状态和转换的状态；对每一个现态，利用选择语句，根据控制条对每一个现态，利用选择语句，根据控制条件件x x决定转换次态决定转换次态; ; 根据现态和根据现态和x x决定输出决定输出y y。1 1 状态机分类状态

5、机分类状态机的基本操作状态机内部状态转换。状态机的下一个状态状态机内部状态转换。状态机的下一个状态由译码器根据当前状态和输入条件决定。由译码器根据当前状态和输入条件决定。产生输出信号序列。输出信号由输出译码器产生输出信号序列。输出信号由输出译码器根据当前状态和输入条件决定。根据当前状态和输入条件决定。1 1 状态机分类状态机分类为了能获得可综合的，高效的vhdl状态描述，建议使用枚举数据类型来定义状态机的状态，并使用多进程方式来描述状态机的内部逻辑。 一般情况下，一个进程描述时序逻辑，包括状态寄存器的工作和寄存器状态的输出。另一个进程描述组合逻辑，包括进程间状态值的传递逻辑以及状态以及状态转换

6、值的输出。必要时还可以引入第三个进程完成其他的逻辑功能。2.2.一般状态机一般状态机状态机的编码方式 Binary、gray-code编码使用最少的触发器，较多的组合逻辑资源，而one-hot编码反之。 另一方面，对于小型设计使用Binary、gray-code更有效，而大型状态机使用one-hot编码更高效。十位数二进制码格林码独热码约翰逊0000000000000_0000_0000_00010000_00001000100010000_0000_0000_00100000_00012001000110000_0000_0000_01000000_00113001100100000_000

7、0_0000_10000000_01114010001100000_0000_0001_00000000_11115010101110000_0000_0010_00000001_11116011001010000_0000_0100_00000011_11117011101000000_0000_1000_00000111_11118100011000000_0001_0000_00001111_11119100111010000_0010_0000_00001111_111010101011110000_0100_0000_0000111_1110011101111100000_1000_

8、0000_0000111_1100012110010110001_0000_0000_0000111_1000013110110100010_0000_0000_0000111_0000014111010010100_0000_0000_0000110_0000015111110001000_0000_0000_0000100_00000使用两段式状态机设计方法使用两段式状态机设计方法 设计状态机的方法多种多样，但总结起来有两大类：第一种，将状态转移和状态的操作、判断等写在一起；另一种是将状态转移单独写成一个部分，将状态的操作和判断写到另一个部分中。 第二种设计方法较好，将同步时序和组合逻辑分

9、别放到不同的程序块中实现不仅仅便于阅读、理解、维护，更有利于综合器优化代码，利于用户添加合适的时序约束条件，利于布局布线器实现设计。一般状态机实例library IEEE;library IEEE;use IEEE.STD_LOGIC_1164.all;use IEEE.STD_LOGIC_1164.all;entity entity s_machines_machine is is port( port( clkclk : in STD_LOGIC; : in STD_LOGIC; rstrst : in STD_LOGIC; : in STD_LOGIC; state_inputstate

10、_input : in STD_LOGIC_VECTOR(1 : in STD_LOGIC_VECTOR(1 downtodownto 0); 0); comb_outputcomb_output : out STD_LOGIC_VECTOR(1 : out STD_LOGIC_VECTOR(1 downtodownto 0) 0) ); );end end s_machines_machine; ;architecture architecture s_machines_machine of of s_machines_machine is istype states is (st0,st1

11、,st2,st3);type states is (st0,st1,st2,st3);signal signal cur_state,next_statecur_state,next_state : states; : states;2.2.一般状态机一般状态机beginbeginprocess(process(clk,rstclk,rst) )beginbegin if if rstrst=1 then=1 then cur_statecur_state=st0;=st0; elsifelsif clkeventclkevent and and clkclk=1 then =1 then c

12、ur_statecur_state= when st0=comb_outputcomb_output=00;=00; if if state_inputstate_input=00 then=00 then next_statenext_state=st0;=st0; else else next_statenext_state=st1;when st1=comb_outputcomb_output=01;=01; if if state_inputstate_input=00 then=00 then next_statenext_state=st1;=st1; else else next

13、_statenext_state=st2; when st2=comb_outputcomb_output=10;=10; if if state_inputstate_input=11 then=11 then next_statenext_state=st2;=st2; else else next_statenext_state=st3; when st3=comb_outputcomb_output=11;=11; if if state_inputstate_input=11 then=11 then next_statenext_state=st3;=st3; else else

14、next_statenext_state=st0;=st0; end if; end if; end case; end case; end process; end process;end end s_machines_machine; ;111序列检测器例：111序列检测器的功能是连续输入三个或三个以上的1时，电路输出为1，其余情况下输出为0。1/00/01/01/11/10/00/00/0s0s1s2s3s0:初始状态，电路还未收到一个有效1 s1:收到一个1后的状态S2：连续收到两个1后的状态 s3:连续收到三个1个后的状态 111序列检测器程序library IEEE;library

15、 IEEE;use IEEE.STD_LOGIC_1164.all;use IEEE.STD_LOGIC_1164.all;entity s_machine isentity s_machine is port( port( clk : in STD_LOGIC; clk : in STD_LOGIC; rst : in STD_LOGIC; rst : in STD_LOGIC; din : in STD_LOGIC; din : in STD_LOGIC; comb_output : out STD_LOGIC comb_output : out STD_LOGIC ); );end s_

16、machine;end s_machine;architecture s_machine of s_machine isarchitecture s_machine of s_machine istype states is (st0,st1,st2,st3);type states is (st0,st1,st2,st3);signal cur_state,next_state : states;signal cur_state,next_state : states;beginbeginprocess(process(clk,rstclk,rst) )beginbegin if if rs

17、trst=1 then=1 then cur_statecur_state=st0;=st0; elsifelsif clkeventclkevent and and clkclk=1 then =1 then cur_statecur_state= when st0=comb_outputcomb_output=0;=0; if din=1 then if din=1 then next_statenext_state=st1;=st1; else else next_statenext_state=st0; when st1=comb_outputcomb_output=0;=0; if

18、din=1 then if din=1 then next_statenext_state=st2;=st2; else else next_statenext_state=st0; when st2= if din=1 then if din=1 then next_statenext_state=st3;=st3; comb_outputcomb_output=1;=1; else else next_statenext_state=st0;=st0; comb_outputcomb_output=0; if when st3= if state_inputstate_input=1 th

19、en=1 then next_statenext_state=st3;=st3; comb_outputcomb_output=1;=1; else else next_statenext_state=st0;=st0; comb_outputcomb_output=0;=0; end if; end if; end case; end case; end process; end process;end end s_machines_machine; ;3.3.摩尔状态机摩尔状态机MooreMoore状态机的状态机的输出输出只与有限状态自动机的当只与有限状态自动机的当前状态有关，与前状态有关

20、，与输入输入信号的当前值无关。信号的当前值无关。 MooreMoore有限状态机在时钟有限状态机在时钟CLOCKCLOCK脉冲的有效脉冲的有效边沿后的有限个门延后，输出达到稳定值。即边沿后的有限个门延后，输出达到稳定值。即使在一个时钟周期内输入信号发生变化使在一个时钟周期内输入信号发生变化, ,输出也输出也会在一个完整的时钟周期内保持稳定值而不变。会在一个完整的时钟周期内保持稳定值而不变。输入对输出的影响要到下一个时钟周期才能反输入对输出的影响要到下一个时钟周期才能反映出来。映出来。 Moore有限状态机最重要的特点就是将有限状态机最重要的特点就是将输入与输出信号隔离开来。输入与输出信号隔离开

21、来。MooreMoore机设计：例机设计：例1 1 例例1 1 简单的简单的MooreMoore状态机设计状态机设计状态转换图如下所示，要求设置状态转换图如下所示，要求设置resetreset控制，控制，能直接使状态处于能直接使状态处于s0s0。3.3.摩尔状态机摩尔状态机library ieee; use ieee.std_logic_1164.all;entity statmach is port(clk,input,reset: in std_logic; output: out std_logic);end statmach;MooreMoore机设计：例机设计：例1 1 3.3.摩尔

22、状态机摩尔状态机architecture beh of statmach is type state_type is (s0,s1); -采用枚举法设置状态采用枚举法设置状态 signal st: state_type; -表达当前的状态表达当前的状态begin process(clk) -设置时钟控制模块设置时钟控制模块 begin if reset=1 then st st if input=1 then st=s0; end if; end case; end if; end process; output=1 when st=s1 else0; -根据状态决定输出根据状态决定输出end

23、 beh;MooreMoore机设计：例机设计：例1 1 3.3.摩尔状态机摩尔状态机例例2 Moore2 Moore状态机的设计状态机的设计该状态机有该状态机有5 5个状态，转换图如下所示：其中个状态，转换图如下所示：其中输入控制输入控制IDID为为4 4位二进制数，在图中表达为位二进制数，在图中表达为1616进制数；进制数；MooreMoore机设计：例机设计：例2 2 3.3.摩尔状态机摩尔状态机library ieee;use ieee.std_logic_1164.all;entity moore2 is port(clk,rst: in std_logic;id: in std_l

24、ogic_vector(3 downto 0);y: out std_logic_vector(1 downto 0);end moore2;MooreMoore机设计：例机设计：例2 2 3.3.摩尔状态机摩尔状态机architecture beh of moore2 is signal st: std_logic_vector(2 downto 0);-状态表达状态表达 -各状态命名并根据输出的特点进行赋值各状态命名并根据输出的特点进行赋值 constant s0:std_logic_vector(2 downto 0):=000; constant s1:std_logic_vector

25、(2 downto 0):=010; constant s2:std_logic_vector(2 downto 0):=011; constant s3:std_logic_vector(2 downto 0):=110; constant s4:std_logic_vector(2 downto 0):=111;begin MooreMoore机设计：例机设计：例2 2 process(clk,rst) -状态转移关系状态转移关系begin if rst=1 then st if id=x3 then st=s1; else st st if id=x7 then st if id=x7

26、then st=s0; elsif id=x9 then st if id=xb then stst=s0; end case; end if; end process;y if a=0 then sreg=a0; elsif a=1 then sreg if a=0 then sreg=ok0; elsif a=1 then sreg if a=0 then sreg=a0; elsif a=1 then sreg if a=0 then sreg=ok0; elsif a=1 and b=0 then sreg=a1; elsif a=1 and b=1 then sreg if a=0

27、and b=0 then sreg=a0;elsif a=0 and b=1 then sreg=ok0; elsif a=1 then sregsreg=init; end case; end if; end process; MooreMoore机设计：例机设计：例3 3 with sreg select -根据状态决定输出根据状态决定输出 z= 0 when init|a0|a1, 1 when ok0|ok1, 0 when others;end beh;综合结果如下：综合结果如下：MooreMoore机设计：例机设计：例3 3 通过对状态图的分析，可以简化：通过对状态图的分析，可以简

28、化：使用使用1 1个寄存器专门存放触发时的输入个寄存器专门存放触发时的输入a a；则状态可以减少到则状态可以减少到3 3个；结构也简化了。个；结构也简化了。 MooreMoore机设计：例机设计：例4 4 architecture beh of smexamp istype sreg_type is (init,looking,ok);signal sreg:sreg_type;signal lasta:std_logic;begin process(clk) begin if clkevent and clk=1 then lasta sreg if a=lasta then sreg=ok

29、; else sreg if b=1 then sreg=ok; elsif a=lasta then sreg=ok; else sregsreg=init;end case;MooreMoore机设计：例机设计：例4 4 end if; end process; with sreg select z if x=0 then z=0;next_state=s0; else z=1;next_state if x=0 then z=0;next_state=s0; else z=0;next_state if x=0 then z=1;next_state=s2; else z=0;next_

30、state if x=0 then z=0;next_state=s3; else z=1;next_state=s1; end if; end case; end process aaa; -这个进程与时钟无关这个进程与时钟无关MealyMealy机设计：例机设计：例1 1 4.4.米利状态机米利状态机sync:process -将现态转移为次态将现态转移为次态 begin wait until clkevent and clk=1; current_state=next_state; end process sync; -这个进程受时钟控制这个进程受时钟控制end beh;MealyMea

31、ly机设计：例机设计：例1 1 4.4.米利状态机米利状态机4 状态机实例ADC0809EOCDIN7.0ALEOESTARTADDA控制器控制器RDWRRAM_DIN7.0ADDRESS12.0CS6264OESTARTALECSRDWRRAM_DIN7.0ADDRESS12.0ADDACLKRSTDIN7.0EOC4.4.米利状态机米利状态机控制器程序library IEEE;library IEEE;use IEEE.STD_LOGIC_1164.all;use IEEE.STD_LOGIC_1164.all;use use ieee.std_logic_unsigned.allieee

32、.std_logic_unsigned.all; ;entity entity adtosramadtosram is is port( port( clkclk : in STD_LOGIC; : in STD_LOGIC; -工作时钟工作时钟 rstrst : in STD_LOGIC; : in STD_LOGIC; -复位复位 eoceoc : in STD_LOGIC; : in STD_LOGIC; -转换结束标志转换结束标志 din : in STD_LOGIC_VECTOR(7 din : in STD_LOGIC_VECTOR(7 downtodownto 0); 0); o

33、eoe : out STD_LOGIC; : out STD_LOGIC; start : out STD_LOGIC; start : out STD_LOGIC; ale : out STD_LOGIC; ale : out STD_LOGIC;-地址锁存允许地址锁存允许 cscs : out STD_LOGIC; : out STD_LOGIC; rd : out STD_LOGIC; rd : out STD_LOGIC; wrwr : out STD_LOGIC; : out STD_LOGIC; addaadda : out STD_LOGIC; : out STD_LOGIC;

34、-AD-AD地址线最低位地址线最低位 ram_dinram_din : out STD_LOGIC_VECTOR(7 : out STD_LOGIC_VECTOR(7 downtodownto 0); 0); address : out STD_LOGIC_VECTOR(12 address : out STD_LOGIC_VECTOR(12 downtodownto 0) 0) ); );end end adtosramadtosram; ;architecture adtosram of adtosram isarchitecture adtosram of adtosram istype

35、 ad_states is (st0,st1,st2,st3,st4,st5,st6,st7);type ad_states is (st0,st1,st2,st3,st4,st5,st6,st7);type writ_states is (start_write,write1,write2,write3,write_end);type writ_states is (start_write,write1,write2,write3,write_end);signal ram_current_state,ram_next_state:writ_states;signal ram_current

36、_state,ram_next_state:writ_states;signal adc_current_state,adc_next_state:ad_states;signal adc_current_state,adc_next_state:ad_states;signal adc_end:std_logic; signal adc_end:std_logic; signal lock: std_logic; signal lock: std_logic; - -转换后数据输出锁存信号转换后数据输出锁存信号signal enable:std_logic; signal enable:st

37、d_logic; -ad-ad转换允许信号，高电平有效转换允许信号，高电平有效signal addres_plus:std_logic;-signal addres_plus:std_logic;-sram-sram地址加地址加1 1时钟信号时钟信号signal adc_data:std_logic_vector(7 downto 0);signal adc_data:std_logic_vector(7 downto 0);signal addres_cnt:std_logic_vector(12 downto 0);signal addres_cnt:std_logic_vector(12

38、 downto 0);beginbeginadda=1; adda=1; - -选择通道选择通道1 1rd=1; rd=1; - - 禁止写禁止写sramsramadc:process(adc_current_state,eoc,enable) adc:process(adc_current_state,eoc,enable) adad转换组合电路进程转换组合电路进程beginbeginif rst=1 then adc_next_state=st0;if rst=1 then adc_next_stateale=0;startale=0;start=0; oeoe=0;=0;lock=0;

39、lock=0; adc_endadc_end=0; =0; -ad-ad转换初始化转换初始化if enable=1 then if enable=1 then adc_next_stateadc_next_state=st1;=st1;- -允许转换，转下一状态允许转换，转下一状态else else adc_next_stateadc_next_state=st0; ale=1;startale=1;start=0; oeoe=0;=0;lock=0; lock=0; adc_endadc_end=0;=0;adc_next_stateadc_next_state=st2; ale=1;sta

40、rtale=1;start=1; oeoe=0;=0;lock=0; lock=0; adc_endadc_end=0;=0;adc_next_stateadc_next_state=st3; ale=1;startale=1;start=1; oeoe=0;=0;lock=0; lock=0; adc_endadc_end=0; =0; - -延迟一个脉冲周期延迟一个脉冲周期if if eoceoc=1 then =1 then adc_next_stateadc_next_state=st4; =st4; else else adc_next_stateadc_next_state=st3

41、; ale=0;startale=0;start=0; oeoe=0;=0;lock=0; lock=0; adc_endadc_end=0;=0;if if eoceoc=1 then =1 then adc_next_stateadc_next_state=st5;=st5;- -转化结束，转下一状态转化结束，转下一状态else adc_next_state=st4; else adc_next_stateale=0;start=0; oeale=0;start=0; oe=1;lock=1; adc_end=1; lock=1; adc_end=1; - -开启数据输出使能信号开启数据输

42、出使能信号oeoeadc_next_state=st6;adc_next_stateale=0;start=0; oeale=0;start=0; oe=1;lock=1; adc_end=1;lock=1; adc_end=1;adc_next_state=st7;adc_next_stateale=0;start=0; oeale=0;start=0; oe=1;lock=1; adc_end=1; lock=1; adc_end=1; adc_next_state=st0; adc_next_stateadc_next_stateadc_next_state=st0;end case;

43、end case; end if;end if;end process adc;end process adc;ad_state:processad_state:process( (clkclk) ) -ad-ad转换时序进程转换时序进程beginbeginif if clkeventclkevent and and clkclk=1 then=1 thenadc_current_stateadc_current_state=adc_next_stateadc_next_state; ;end if;end if;end process end process ad_statead_state

44、; ;data_lock:processdata_lock:process(lock)(lock)beginbeginif lock=1 and if lock=1 and lockeventlockevent then thenadc_dataadc_data=din;=din;end if;end if;end process end process data_lockdata_lock; ;writ_state:processwrit_state:process( (clk,rstclk,rst) ) -sramsram数据写入控制数据写入控制 begin begin if if rst

45、rst=1 then =1 then ram_current_stateram_current_state=start_writestart_write; ; elsifelsif clkeventclkevent and and clkclk=1 then =1 then ram_current_stateram_current_state=cs=1; wrcs=1; wr=1;if addres_cnt=1111111111111if addres_cnt=1111111111111 then then enable=0; enable=0; -sram-sram地址计数器满，禁止地址计数

46、器满，禁止adad转换转换ram_next_state=start_write;ram_next_state=start_write;else enable=1;else enable=1;ram_next_state=write1; ram_next_statecs=1; wrcs=1; wr=1;enable=1; addres_plus=0;enable=1; addres_plus=0;if adc_end=1 then if adc_end=1 then 判断判断adad转换是否结束转换是否结束ram_next_state=write2;ram_next_state=write2;e

47、lse enable=1;else enable=1;ram_next_state=write1; ram_next_statecs=1; wrcs=1; wr=1; - -打开打开sramsram片选信号片选信号enable=0; addres_plus=0; enable=0; addres_plus=0; - -禁止禁止adad转换转换address=addres_cnt; address=addres_cnt; - -输出输出1313位地址位地址 ram_dinram_din=adc_dataadc_data; ; -转换好数据输向转换好数据输向sramsram数据口数据口ram_ne

48、xt_stateram_next_state=write3; when write3=cscs=0; =0; wrwr=0; =0; -打开写允许信号打开写允许信号enable=0; enable=0; addres_plusaddres_plus=1; =1; -产生地址加产生地址加1 1时钟上升沿，使地址计时钟上升沿，使地址计数器加数器加1 1ram_next_stateram_next_state=cscs=1; =1; wrwr=1;=1;enable=1; enable=1; -打开打开adad转换允许开关转换允许开关addres_plusaddres_plus=0; =0; -地址

49、加地址加1 1时钟脉冲结束时钟脉冲结束ram_next_stateram_next_state=start_writestart_write; ;end case;end case;end process end process ram_writeram_write; ;counter:processcounter:process( (addres_plusaddres_plus) ) -地址计数器加地址计数器加1 1进程进程beginbeginif if rstrst=1 then =1 then addres_cntaddres_cnt=0000000000000;=00000000000

50、00;elsifelsif addres_pluseventaddres_plusevent and and addres_plusaddres_plus=1 then=1 thenaddres_cntaddres_cnt=addres_cnt+1;=addres_cnt+1;end if;end if;end process counter;end process counter; end end adtosramadtosram; ;ADC0809采集控制模块的设计5.5.状态机实例状态机实例ADC0809ADC0809功能简介功能简介ADC0809ADC0809是是CMOSCMOS的的8