Proteus实例教程课件-第4章(同名4597).ppt

1、第4章 电子技术课程设计 Proteus 实例教程 电子技术课程设计的主要目的是利用模拟电子技术和数字电子技术理论知识，设计、仿真、制作完成一定功能的应用电路，以加深对所学知识的理解，并对所学知识进行扩充和完善，以提高实践动手能力。本章利用Proteus强大的电子线路设计与仿真功能，讲授几个典型电子技术综合课题设计与仿真过程。 本章主要内容 4.1 交通灯控制 4.2 直流可调稳压电源 4.3 数字钟 4.4 串/并行数据转换器 4.1 交通灯控制 设计任务：设计任务： 在Proteus中设计一个十字路口交通灯信号控制器，要求： (1) 主、支干道交替通行，主干道每次放行30秒，支干道每次放行

2、20秒； (2) 绿灯亮表示可以通行，红灯亮表示禁止通行； (3) 每次绿灯变红时，黄灯先亮5秒(此时另一干道红灯以1Hz的频率闪烁)； (4) 十字路口要有倒计时显示； (5) 主、支干道的通行时间及黄灯亮的时间均可在099秒内任意设定。 4.1.1 电路设计 1. 总体结构设计 图4-1 系统结构框图 4.1.1 电路设计 2. 设计步骤设计步骤 (1) 用HC4510集成计数器设计一个状态控制器，其控制流程如图4-2所示。 ? 主干道绿灯亮、支干道红灯亮时，表示主干道允许通行、支干道禁止通行。绿灯亮到规定的时间30s时，控制器发出状态信号，转到下一状态。 ? 主干道黄灯亮、支干道红灯亮，

3、表示主干道上未过停车线的车辆禁止通行，已过停车线的车辆继续通行，支干道禁止通行。黄灯亮足规定时间间隔5s时，控制器发出状态信号，转入到下一状态。 ? 主干道红灯亮、支干道绿灯亮，表示主干道禁止通行、支干道允许通行，绿灯亮到规定的时间间隔20s时，控制器发出状态信号，转入到下一状态。 ? 主干道红灯亮、支干道黄灯亮，表示主干道禁止通行、支干道上未过停车线的车辆禁止通行，已过停车线的车辆继续通行。黄灯亮足规定时间间隔5s时，控制器发出状态信号，转入到下一状态。 4.1.1 电路设计 2. 设计步骤 (2) 用74LS00与非门设计一个状态译码器，并用74LS245模拟开 关设计一个闪烁控制器，控制

4、主、支干道上的红、黄、绿灯亮暗和闪烁。具体设计见表4-1所示的真值表。 状态控制器输出 主干道信号灯 支干道信号灯 Q2 Q1 R (红) Y (黄) G (绿) r (红) y (黄) g (绿) 0 0 1 1 0 1 0 1 0 0 1 1 0 1 0 0 1 0 0 0 1 1 0 0 0 0 0 1 0 0 1 0 表4-1 真值表 4.1.1 电路设计 2. 设计步骤设计步骤 对于信号灯的状态，1表示灯亮，0表示灯灭，这样，就将交通灯的工作状态以真值表的形式表达出来了，这是电路设计的一个很重要的环节。下面根据真值表来列写逻辑表达式。 21212QQQQQR?12QQY ?12QQG

5、 ?21212rQ QQ QQ?12QQy ?12QQg ?4.1.1 电路设计 2. 设计步骤设计步骤 (3) 设计一个定时系统 ? 根据设计要求，交通灯控制系统要有一个能自动置入不同定时时间的定时器，以完成30秒、20秒、5秒的时间预置，用两片4510设计一个990的可置数的减法计数器。 ? 用三片74LS245设计三个置数器，分别置入30、20、5三个数字；减法计数器的时间常数通过3片8路双向三态门74LS245来设定。3片74LS245的输入数据分别接入30、20、5这三个不同的数字，哪一个输入数据作为减法计数器的置入，由状态译码器的输出信号控制不同的74LS245的选通信号来实现。

6、? 用两个4511和两个共阴极数码管设计一个两位译码时间显示器。 (4) 用NE555及电阻、电容设计一个秒脉冲发生器。 4.1.1 电路设计 3. 元件清单列表 表4-2 元件清单 元 件 名 称 所 属 类 所 属 子 类 4510 CMOS 4000 series Counters 74LS245 TTL 74LS series Transceivers 74HC4511 TTL 74HC series Decoders NE555 Analog ICs Timers 74LS00 TTL 74LS series Gates and Inverters 74LS04 TTL 74LS s

7、eries Gates and Inverters RES Resistors Generic CAP Capacitors Generic LED-YELLOW(RED、GREEN) Optoelectronics LEDs 7SEG-COM-CAT-BLUE Optoelectronics 7-Segment Displays 4. Proteus电路图电路图 4.1.2 电路调试 根据电路原理图，按照要求，在Proteus中对交通灯控制器进行逐步仿真和调试。 (1) 调试秒脉冲产生器，脉冲周期为10.1秒； (2) 将秒脉冲引入状态控制器，调试主、支干道信号灯的转换顺序； (3) 将秒脉

8、冲引入定时系统，调试置数、减法计数及译码显示。 (4) 在Proteus中按运行仿真按钮，观察仿真结果。 4.2 直流可调稳压电源直流可调稳压电源 设计任务： (1)输出电压在1.25V37V可调； (2)最大输出电流为1.5A； (3)电压调整精度达0.1%。 4.2.1 题目分析 直流稳压电源的作用是把50Hz的交流电变压、整流、滤波和稳压，从而使电路变成恒定的直流电压，供给负载，如图4-4所示。设计出的直流稳压电源应不以电网电压的波动和负载的变换而改变。 图4-4 直流稳压电源的组成 4.2.2 电路设计与仿真电路设计与仿真 1. 变压电路变压电路 直流电源通常从市电取电，把220V、5

9、0Hz的单相交流电先降压，变成所需的交流电，然后再整流。根据桥式整流电路和电容滤波电路的输出与输入电压的比例关系，从输出电压的最大值37V倒推，可以算出所使用的降压变压器的副边电压有效值应为29V左右。 从Proteus的元件库中取变压器“TRAN-2P2S”，在原边接交流电源“ALTERNATOR”，原副边分别接交流电压表以测量其有效值，变压器的原副边同时接地，并与直流部分共地。 打开交流电源的属性对话框，把频率改为50Hz，把幅值改为300V左右，运行仿真，观察原边交流电压表的读数，再次修改交流电源的幅值，直到原边电压表的读数为220V为止。 4.2.2 电路设计与仿真电路设计与仿真 1.

10、 变压电路变压电路 根据变压器副边的线圈电感值、电压和变比之间的关系： 221212:LLUUn? 打开变压器属性对话框，保持原边线圈电感值(Primary Inductance)为1H不变，修改原副边电感值(Secondary Inductance)为0.033H左右，也可以保持副边线圈电感值不变，修改原边电感值，如图所示。 4.2.2 电路设计与仿真电路设计与仿真 1. 变压电路 运行仿真，直到副边交流电压表的读数为29V左右。变压电路的仿真效果如图4-8所示。 图4-8 变压电路的仿真图 4.2.2 电路设计与仿真电路设计与仿真 1. 整流及滤波电路 整流采用常用的二极管桥式整流电路。在

11、Proteus的元件库中寻找“BRIDGE”，取出此通用二极管整流桥，放置在电路中，注意接法。 根据经验，一般滤波电路常用的滤波电容有2200F和1100F两种，但要注意它的耐压值要大于电路中所承受的电压，并注意电压极性的接法是上正下负，如图4-9所示。 图4-9 整流及滤波电路 4.2.2 电路设计与仿真电路设计与仿真 2. 整流及滤波电路整流及滤波电路 一般来说，全波整流之后的电压平均值为前面变压器副边电压有效值的1.35倍；滤波之后的电压平均值为全波整流电压平均值的1.2倍。 注意在图4-9中，还要在滤波电容两端并联一电源指示电路，即一个电阻串联一个发光二极管。电路调试时，如果发光二极管

12、亮，说明滤波之前的电路无故障；否则可判断出前面电路有问题。 计算一下与发光二极管串联的电阻值。发光二极管要想点亮都有一个最小电流，一般为几毫安，这里取6mA。发光二极管导通时两端的管压降在2V左右。而滤波之后的电压为： 电阻就等于其两端的电压除以流过它的电流，即： 1.35 1.2 2947VV ?4727.5k6R?4.2.2 电路设计与仿真电路设计与仿真 3. 集成稳压电路 集成稳压电路的核心器件是LM317，在实际应用中要注意加装散热片。为了保护集成器件在接反的状态下不被烧毁，在输入、输出端之间以及输出与调整端之间分别接反向保护二极管1N4003，如图4-10所示。 图4-10 集成稳压

13、电路 4.2.2 电路设计与仿真电路设计与仿真 3. 集成稳压电路集成稳压电路 关键是对输出端、调整端和地之间的两个外接电阻的计算。由于调整端的输出电流仅为100mA，可以忽略不计,即认为电阻R2和RV4是串联。而LM317的输出端2和调整端1之间的输出电压已知为1.25V，电路的最大输出电压为37V，所以滑动变阻器的最大值可以算出。 一般设R2为100200，典型值为120，这里设为200。在实际接线时，这个电阻应尽可能地靠近LM317元件来接，因为它本应是LM317的内部电阻。 由上面的公式算出滑动变阻器的最大值为5.92k，取典型值5.1k，这样最大值达不到37V，理论上只有32V左右，

14、仿真时显示为33.5V，有些误差，并且最小值也比1.25V小。 2442001.2537RRVRV?45.92kRV ?4.2.2 电路设计与仿真电路设计与仿真 另外，在图4-10中，电容C2和C3分别起去抖和滤波作用。C2并联在滑动变阻器两端，可防止滑动变阻器在调节过程中由于抖动而产生谐波，一般经验值为10F。C3为输出侧二次滤波，其目的是去掉输出电压波形中细小的波纹。C1与C3的关系一般为22倍。 可调直流稳压电源的完整电路如图4-11所示。 图图4-11 直流可调稳压电源完整电路直流可调稳压电源完整电路 4.3 数字钟 数字钟电路是一款经典的数字逻辑电路，它可以是一个简单的秒钟，也可以只

15、计分和时，还可以计秒、分、时，分别为12小时制或24小时制，外加校时和整点报时电路。 本题目的设计要求为： ? 能计秒、分、时，且为 24小时制； ? 能进行数字显示； ? 分和时能够校对； ? 实现整点报时功能，且音频为四低一高。 4.3.1 核心器件74LS90简介 本题目的核心器件是计数器。计数器的选择很多，常用的有同步十进制计数器74HC160以及异步二、五、十进制计数器74LS90。这里选用74LS90芯片。74LS90的引脚图如图4-12所示。 图4-12 74LS90引脚图 4.3.1 核心器件74LS90简介 在组成计数器之前，每个74LS90都应先接成十进制计数器，如图4-1

16、3所示。 图4-13 74LS90接成的十进制计数器 4.3.1 核心器件74LS90简介 74LS90内部原理如图4-14所示，这是一个异步时序电路。图中的S1、S2对应于集成芯片的6、7管脚，R1、R2对应于集成芯片的2、3管脚，CP0对应于14管脚，CP1对应于12管脚，Q3、Q2、Q1、Q0分别对应于11、8、9、12管脚。 图4-14 74LS90的内部原理图 4.3.2 分步设计与仿真分步设计与仿真 1. 计时电路计时电路 计时电路共分三部分：计秒、计分和计时。其中计秒和计分都是60进制，而计时为24进制。难点在于三者之间进位信号的实现。 1) 计秒、计分电路 (1) 个位向十位的

17、进位实现。 用两片74LS90异步计数器接成一个异步的60进制计数器。所谓异步60进制计数器，即两片74LS90的时钟不一致。个位时钟为1Hz方波用来计秒，十位计数器的时钟信号需要从个位计数器来提供。 4.3.2 分步设计与仿真 把个位的四个输出波形画出来，如图4-15所示。由于74LS90是在时钟的下降沿到来时计数，所以Q3正好符合要求，在十秒之内只给出一个下降沿，且与第十秒的下降沿对齐。Q2虽然也只产生一个下降沿，但产生的时刻不对。这样，个位和十位之间的进位信号就找到了，把个位的Q3(11端)连接到十位的CKA(14端)上。 图4-15 74LS90接成的个位计数器时序图 4.3.2 分步

18、设计与仿真 (2) 六十进制的实现。 当计秒到59时，希望回00。此时个位正好是计满十个数，不用清零即可自动从9回0；十位应接成六进制，即从05循环计数。用异步清零法，当6出现的瞬间，即Q3Q2Q1Q0=0110时，同时给R0(1)和R0(2)高电平，使这个状态变成0000，由于6出现的时间很短，被0取代。接线如图4-16所示。 当十位计数到6时，输出0110，其中正好有两个高电平，把这两个高电平Q2和Q1分别接到74LS90的R0(1)和R0(2)端，即可实现清零。一旦清零，Q2和Q1都为0，不能再继续清零，恢复正常计数，直到下次再同时为1。 计分电路和计秒电路完全一致，只是周期为1秒的时钟

19、信号改成了周期为60秒(即1分)的时钟信号。 4.3.2 分步设计与仿真 图4-16 74LS90接成的60进制计数器 4.3.2 分步设计与仿真 (3) 秒向分的进位信号的实现。 计分电路中使用74LS20(四输入与非门)串反相器构成与门，如图4-17所示。 计分电路的关键问题是找到秒向分的进位信号。当秒电路计到59秒时，产生一个高电平，计到60秒时变为低电平，产生一个下降沿送给计分电路做时钟。 计秒电路在计到59秒时的十位和个位的状态分别为0101和1001，把这四个1与起来即可(即十位的Q2和Q0、个位的Q3和Q0)，与的结果作为进位信号。计分电路与计秒电路一样，只是四入与门产生的信号应

20、标识为59分。 4.3.2 分步设计与仿真 图4-17 计分电路的时钟信号 4.3.2 分步设计与仿真 2) 计时电路 用两片74LS90实现二十四进制计数器，首先把两片74LS90都接成十进制，并且两片之间连接成具有十的进位关系，即接成一百进制计数器，然后在计到24时，十位和个位同时清零。计到24时，十位的Q1=1，个位的Q2=1，应分别把这两个信号连接到双方芯片的R0(1)和R0(2)端。如个位的Q2接到两个74LS90的R0(1)清零端，十位的Q1接到两个74LS90的R0(2)清零端。 计时电路的个位时钟信号来自秒、分电路产生59分59秒两个信号相与的结果，如图4-18所示。计分和计时

21、电路可以先单独用秒脉冲调试，以节省时间。联调时，可把秒脉冲的频率加大。 图4-18 24进制计时电路 4.3.2 分步设计与仿真 为了把数显集中在一块，可以直接把时、分、秒的数码管拖到一起。但为了使仿真时器件管脚的逻辑状态显示不影响数显的效果，可以从主菜单中把逻辑状态显示去掉。具体操作为选择【System】【Set Animation Options】，打开如图4-19所示的对话框，取消选中“Animation Options”中的“Show Logic State of Pins?”项后的对勾，然后单击“OK”按钮。 4.3.2 分步设计与仿真分步设计与仿真 2. 校时电路校时电路 校时电路

22、主要完成校分和校时。选择校分时，拨动一次开关，分自动加1；选择校时时，拨动一次开关，小时自动加1。校时、校分时应切断秒、分、时计数电路之间的进位连线。 1) 去抖动电路 去抖动电路主要是由两个与非门构成的低电平触发有效的RS锁存器，SW1为校时拨动开关，无论校分或校时都拨动该开关。拨动一个来回，在U16:B与非门的输出端产生一个稳定的下降沿。 2) 选择电路 SW2和SW3都拔到左边，选择校时；SW2拨到右边、SW4拨到左边，选择校分；正常计数时，SW3和SW4都拨到右边，与校时电路断开联系。 4.3.2 分步设计与仿真 3. 整点报时电路整点报时电路 整点报时，只报时不报分。为了简化电路，每

23、当计到59分50秒时开始报时，响一秒停一秒，正好响五次。前四次为低音，最后一响为高音。 1) 报时开始信号 计到59分50秒时，分和秒计数器的状态如下： 分十位：Q3Q2Q1Q0=0101 分个位：Q3Q2Q1Q0=1001 秒十位：Q3Q2Q1Q0=0101 其中，计到59分的信号已有，只需把它和计秒电路的十位中的Q2Q0相与作为开始报时的一个条件即可。见图4-22，U17A和U6F组成的与门输出即为报时开始信号。 2) 报时锁存信号 用秒个位的计数器输出设计四高一低的报时锁存信号。现在来分析5059秒之间秒个位的状态。 4.3.2 分步设计与仿真 秒个位：Q3 Q2 Q1 Q0 0 0 0

24、 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 4.3.2 分步设计与仿真 结合题目要求，通过观察这些状态发现，秒个位的 和Q0逻辑与后，正好在秒个位计到1、3、5、7时产生高电平，0、2、4、6时产生低电平，可作低四声报时的锁存信号；秒个位的Q3和Q0逻辑与后，正好在秒个位为9时产生高电平，可作高音的报时锁存信号，这样就产生了两个报时锁存信号。 3) 报时 把上述分析得到的报时开始信号分别和两个报时锁存信号相与，产生两路报时锁存信号，如图4-22，上面一路为高音报时锁存，下面一路为低音报时锁

25、存。图中左面三个两入与非门实现的是与或逻辑。 上下两路报时锁存信号分别与1kHz和500Hz的音频信号(20Hz20kHz)相与或来驱动数字喇叭，实现整点报时功能。这里喇叭使用元件SOUNDER，它接收数字信号。 4.4 串/并行数据转换器 从一个数字系统到另一个数字系统的串行数据发送通常用来减少传输线。比如八位数据能被一位一位地通过一根数据线发送出去，而并行方式下发送同样的位数需用八根数据线。计算机或微处理器通常需要并行格式的输入数据，因此需要串/并行数据转换器。在数字电子技术中，设计一个串行并行数据转换器好像是个很难的课题。因为它是纯硬件设计，同时，也是一个比较新颖的综合性设计题目。结合P

26、roteus强大的虚拟仿真工具，完成以下设计要求： 将一个具有11位数据帧格式的串行数据转换成8位并行数据并输出，该串行数据具有一个低电平启动位和两个高电平停止位，先传送高位数据D7，最后传送低位D0。 在Proteus中画出原理图，并仿真设计结果。 4.4.1 核心器件简介 本设计所用到的器件较多，很难说哪个是核心器件，器件分别为74LS164八位串入并出移位寄存器、八位并入并出移位寄存器(因为Proteus里没找到，这里用两个74LS194来代替)、九进制计数器(这里用74LS160来实现)、单稳态触发器74LS123、555定时器以及JK触发器，还有相关门电路及显示器件。 4.4.2 题

27、目分析与设计 首先要了解串行数据格式，如图4-24所示。串行数据帧发送格式一共包含11位。第一位(启动位)总是0，并且是以一个下降沿开始的。接下来的八位(D7D0)是数据位(其中一位可以是校验位)。最后两位(停止位)总是1。当没有数据传送时，数据线上是连续的1。 图4-24 串行数据帧格式 4.4.2 题目分析与设计题目分析与设计 1. 系统组成框图系统组成框图 第一部分是控制触发器，其作用是控制系统时钟发生器的作用时间。串行数据直接作为控制触发器的时钟信号，当数据的启动位到来时，产生一个下降沿，给触发器时钟，使触发器由低电平转换为高电平，直到下次异步清零后重新触发为止。 第二部分是时钟发生器

28、，其作用是给计数器和移位寄存器及单稳态触发器直接或间接地提供时钟信号。时钟发生器的供电信号由前一级的控制触发器输出来提供，只有触发器动作后，时钟发生器才开始工作。 第三部分为计数器，其作用是控制八位并入并出移位寄存器输出正确的八位数据，及控制单稳态触发器，使其定时给控制触发器清零。 第四部分是单稳态触发器，主要目的是每当一帧数据传送完毕后，给控制触发器发送一个短的负脉冲使其清零后重新工作。 最后一部分是移位寄存器电路，其作用是把一帧数据以串行移位方式移入寄存器并锁存，在计数器的控制下当八位有效数据全部移入后，一次性输出。 4.4.2 题目分析与设计 图4-25 系统电路结构框图 4.4.2 题

29、目分析与设计题目分析与设计 2. 题目设计分析题目设计分析 电路的核心器件是计数器，究竟是几进制计数器，要根据整个系统的电路配置和连接来决定。如果以串行数据来启动时钟发生器，那么串行数据的第一位即启动位(总是低电平)将作为移位寄存器的第一位数据进入移位寄存器，而这一位不是有效的数据位，必须剔除。这样，计数器就需要九进制，当计到第九位时，实际是第八位有效数据，即输出数据，同时产生清零信号给控制触发器，控制触发器清零后并不立即工作，因为此时应该接着传送两位数据停止位(都是高电平)。由于没有下降沿出现，故触发器无时钟信号，不产生高电平输出，因此系统时钟发生器不起作用，后续移位寄存器的计数器等都无法工

30、作，直到启动位到来。 4.4.2 题目分析与设计题目分析与设计 2. 题目设计分析题目设计分析 系统设计方案可以有多种，根据以上分析，在Proteus 中设计的系统电路如图4-26所示。 图中，用JK触发器作为控制触发器，注意一定要选用下降沿时钟触发器。用555定时器接成多谐振荡器来完成时钟发生器，周期为1s。与周期计算有关的两个电阻和电容分别为1M和0.47F。控制触发器和时钟发生器之间接的两个反相器不可缺少，其作用是增加延时环节，使时钟的产生稍滞后于串行数据，确保移位寄存器移入正确的数据。 串行移位寄存器使用74LS164，并行八位移位寄存器用两片双向移位寄存器74LS194来代替。串行移

31、位寄存器的数据输入即串行数据(每帧11位，包括1位启动位和两位停止位)。串行移位寄存器的时钟直接来自时钟发生器，而并行移位寄存器的时钟是通过九进制计数器把时钟发生器九分频后产生的。两片74LS194接成并行移位方式，即S1、S0都接高电平，时钟并联。 4.4.2 题目分析与设计题目分析与设计 2. 题目设计分析题目设计分析 计数器采用74LS160十进制计数器，它对时钟发生器的输出脉冲进行计数，当计到9时，通过门电路组合逻辑产生一个周期为1s的脉冲信号，一方面给八位并行移位寄存器作为时钟信号，另一方面给单稳态触发器作为触发信号。九进制计数器电路如图4-27所示。图中九进制计数输出脉冲的产生本来

32、可以用与门，而用了一个与非门和反相器，目的是为了增加延时，完成移位数据后再输出。 在图4-27中，计数器的终端输出为Q3、Q0相与后再和时钟发生器产生的时钟信号相与，目的是得到一个1秒内先高后低的脉冲信号，而不是一个高电平。这个信号的后半周给单稳态电路一个触发电平。同时应注意九进制计数器电路的复位信号的产生，即当给控制触发器清零时，同时也必须给九进制计数器清零。 4.4.2 题目分析与设计 图4-26 Proteus中系统电路实现 4.4.2 题目分析与设计 计数器采用74LS160十进制计数器，它对时钟发生器的输出脉冲进行计数，当计到9时，通过门电路组合逻辑产生一个周期为1s的脉冲信号，一方

33、面给八位并行移位寄存器作为时钟信号，另一方面给单稳态触发器作为触发信号。九进制计数器电路如图4-27所示。图中九进制计数输出脉冲的产生本来可以用与门，而用了一个与非门和反相器，目的是为了增加延时，完成移位数据后再输出。 计数器的终端输出为Q3、Q0相与后再和时钟发生器产生的时钟信号相与，目的是得到一个1秒内先高后低的脉冲信号，而不是一个高电平。这个信号的后半周给单稳态电路一个触发电平。同时应注意九进制计数器电路的复位信号的产生，即当给控制触发器清零时，同时也必须给九进制计数器清零。 4.4.2 题目分析与设计 单稳态触发电路选用74LS123，当计数到9时，产生一个负脉冲触发74LS123，使

34、它的反相输出端短暂为零，从而给JK触发器和74LS160计数器清零。单稳态触发器的清零时间不能太长，控制在1秒之内。外接电阻R3和电容C3用来计算输出脉宽。 当 ，可根据式 来计算单稳态脉宽，其中 为k ， 为ns。如果令 =10k ， =0.1uF，则可算出： =0.37100.1106=0.37s 因为本例中使用74LS123的 作为时钟触发信号JK触发器的异步清零端，故这个低电平清零信号维持0.37秒，足以使JK触发器清零。 wt1000pFxC0.37wxxtRC?xRwtxRxC4.4.3 Proteus电路调试与仿真 首先加入串行数据输入信号。单击Proteus信号源图标 ，出现各

35、种信号源模式，选择DPATTERN，即“数字格式”信号源，如图4-28所示。 图4-28 选择DPATTERN信号源模式 4.4.3 Proteus电路调试与仿真 把它加在电路中作为串行数据输入，见图4-26的左上角。数字格式信号源允许读者对它进行编辑。双击该信号源，打开如图4-29所示的属性设置对话框。 图4-29 DPATTERN属性设置对话框 4.4.3 Proteus电路调试与仿真 先把它命名为“Date in”，然后选择Pattern格式，指定Pulse width(脉冲宽度)为1秒(即周期)，指定为“连续脉冲”，最后在位格式处选择Specific pulse train(指定脉冲链

36、)，单击Edit，进入信号源编辑界面，如图4-30所示。 图4-30 DPATTERN脉冲链编辑 4.4.3 Proteus电路调试与仿真 按照前面所规定的数据帧格式，一帧数据11位，第一位启动位必须为0，中间八位为任意数据位(可自行设定)，第十位和第十一位为停止位，都是1。通过鼠标单击界面完成信号源格式设置，如图4-30所示。横坐标每一格为1秒。第一位先设为1，可以理解为前一帧的一个停止位，接下来必须为0，这样才有一个下降沿来启动控制触发器。图4-31中可读出几个字节的有效数据为01001000、11010010、10010110记下这几个字节数，然后通过仿真对照转换是否正确。 设置完成后，连续单击“OK”按钮，关闭对话框。单击仿真运行按钮，观察LED输出，条形LED输出从下往上读，每隔一定时间数据输出变化一次，读到的结果如图4-31所示，完全和信号源中指定的数据一致。可以反复设定串行数据并验证。 4.4.3 Proteus电路调试与仿真电路调试与仿真 图4-31 并行数据输出结果 通过仿真可以看出，系统正确实现了串行数据到并行数据的转换过程，一个串/并行数据转换器电路设计成功了。