使用Allegro-PCB-SI应对DDR3的挑战课件.pptx

1、I N V E N T I V ECONFIDENTIALDaniel Zhong Oct.2011使用Cadence PCB SI应对DDR3的挑战议题 DDR3的简介 DDR3设计的主要挑战 Cadence PCB SI设计流程 前仿真和规则设置 规则驱动设计 后仿真验证 Cadence PCB SI 16.5版本的新功能 答疑2DDR3的简介3 DRAM的路线图 DDR3和DDR/DDR2的不同 预取(Pre-fetch)构架 接口和电压 ODT和动态ODT 差分信号化 写入校准(Write Leveling)Fly-by拓扑I ORAM 路线图4fvlore realisticroad

2、map is 2015This creates the need for faster DDR3 bins19992010200220062015And pushes DDR4 higerDDR3和DDR/DDR2的不同5项目DDR SDRAMDDR2 SDRAMDDR3 SDRAM封装66-pin TSOP60,84 ball FBGA78,96 ball FBGA预取Pre-fetch2-bit4-bit8-bit接口2.5V，SSTL-21.8V，SSTL-181.5V(1.35V),SSTL-15数据选通单边信号单边或差分差分信号逻辑Bank44或88CAS延迟(CL)2,2.5,33

3、,4,5,6,75,6,7,8,9,10,11活动延迟(AL)无0,1,2,3,4,5,6CL-1,CL-2写延迟(WL)1RL-1AL+CWLODT无50,75,150ohm20,30,40,60,120ohm动态ODT无无60ohm,120ohm阻抗调节无OCDZQ Calibration输出阻抗无要求18ohm34ohm数据传输率266/333/400Mbps533/667/800Mbps800/1066/1333/1600M预取(Pre-fetch)架构DDRMemory ArraySDRMemory ArrayCore 133MHzCore 133MHzDDR3Memory Arra

4、yDDR2Memory ArrayCore 133MHzI/OBufferI/O BufferEx Clock133MHzEx Clock133MHzI/O BufferI/O BufferData Rate266MbpsData Rate 133MbpsData Rate 533Mbps预取架构可以在不增加内核频率的情况下提高外部数据传输率是DDR3和其他DDR/SDR内存的关键区别Core 133MHzEx Clock 533MHz6Ex Clock 266MHzData Rate 1066Mbps接口和电压Stub-Series Terminated Logic(SSTL)高速传输(33

5、3MHz+)可以驱动多枝干匹配负载且只带来较小的摆动 JEDEC协会定义的接口规范 SSTL_33,SSTL_25,SSTL_18 to SSTL_15 VDD分别是3.3,2.5,1.8,1.5V Vref(=Vtt)分别是1.5,1.25,0.9,0.75V7ODT和动态ODTODT(On-Die Termination)将匹配内置到芯片中，以提高数据总线的信号质量动态ODT能够进一步提高DDR3数据总线的信号质量，特别是在多个负载例如 双内存条系统中8DDR3的动态ODT9什么是动态ODT 在读写切换时，DDR3内存会在原始ODT和动态ODT做对应的切换。也 就是说，当读取或空闲时，OD

6、T的值会是 20,30,40,60,120 ohm 之 一（由EMR配置）；而写入时会切换至60或120ohm（由EMR配置）为何要使用动态ODT 增强总线时序安排并降低总线空闲时间 进一步提高DDR3的数据总线信号质量，特别是在多负载情况下，例如 双内存条系统中如何配置动态ODT 通过EMRS命令配置扩展模式寄存器，即EMR(Extended ModeRegister)差分信号化差分信号化的优势 降低时钟或选通的串扰，从而 增加系统时序裕量.降低EMI 降低因为参考电压Vref漂移引 入的抖动(jitter)Input10VrefFly-by拓扑Fly-by拓扑可提高DDR3的时钟/地址/命

7、令信号的信号完整性DDR/DDR2 DIMM11写入校准(Write Leveling)补偿因fly-by拓扑带来的数据选通对于时钟的时序偏移12议题 DDR3的简介 DDR3设计的主要挑战 Cadence PCB SI设计流程 前仿真和规则设置 规则驱动设计 后仿真验证 Cadence PCB SI 16.5版本的新功能 答疑13DDR3设计的主要挑战14 概述 时序预算 信号质量 元件选择 设计规则时序预算元件选择设计规则信号质量DDR3电路板设计 大量的设计因素DDR3设计的主要挑战-概述15DDR3设计的主要挑战-时序预算16 建立/保持时间 数据读之于数据选通 数据写之于数据选通 地

8、址/命令/控制之于时钟 数据选通之于时钟 数据之于地址/命令/控制 计算需考虑Account for 时钟/数据选通的抖动和互连抖动 变化沿斜率和建立与保持时间的减额时序预算-数据建立/保持时间 写入时数据关于数据选通的建立/保持时间 在写入周期，数据选通需要提前数据90度相位，以使建立和保持 时间最大化(.25 tck)读取时数据关于数据选通的建立/保持时间 在读取周期，控制器提供90度相位的偏移，所以为了最大化建立 和保持时间，数据和数据选通需要边缘对齐17时序预算-数据建立/保持时间 地址关于时钟的建立/保持时间 地址和时钟需要边缘对齐以最大化建立和保持时间18时序预算-数据选通之于时钟

9、 时钟和数据选通需要被控制在一个延迟内 即tDQSS=+/-0.25*tCK 写入校准(Write Leveling)用来调节每一个数据选通与其对应的时钟达成边缘对齐.19时序预算-变化沿斜率和建立与保持时间的减额 建立和保持时间的要求从数值上不再是单一值，而是随着 地址/数据信号的变化沿斜率的变化而变化20DDR3设计的主要挑战-信号质量21 阈值电压 直流和交流 噪声裕量 过冲和下冲 幅值 面积 tVAC 信号在阈值上停留的最小时间 眼图 计算了抖动后的有效数据窗口 斜率 上升/下降时间信号质量-阈值直流电平建立逻辑切换（终止时间），交流电平建立时序规范（起始时间）22信号质量-过冲/下冲

10、23信号质量-tVAC数据/地址仅当信号大于 VIH(AC)或小于 VIL(AC)一个特定的时间(tVAC)后才会 被认为有效。.24信号质量-眼图张开眼图同样可以帮助确认建立和保持裕量。25信号质量-斜率影响时序信号的斜率表征了信号上升和下降的快慢。斜率除了影响之前提到的建立和保 持时间，同样会影响到tVAC的数值。26DDR3设计的主要挑战-元器件的选择27 内存缓冲器 需权衡读写周期 控制器的驱动力 同样需要权衡读写周期 连接器 插值损耗 选通/时钟的差分缓冲器 需要满足差分tVAC(tDVAC)和上冲/下冲面积的要求DDR3设计的主要挑战-设计规则28信号线长度 数据和数据选通的相对传

11、输延迟 地址和时钟的相对传输延迟 数据选通和时钟的相对传输延迟拓扑结构 数据类信号：点对点拓扑 地址类信号：Fly-By拓扑信号线阻抗 例如地址类信号，主干的阻抗要求是45ohm，分支的阻抗要求是60ohm 允许的阻抗误差百分比差分信号的匹配(时钟，数据选通)最大不平行长度 最大相位误差议题 DDR3的简介 DDR3设计的主要挑战 Cadence PCB SI设计流程 前仿真和规则设置 规则驱动设计 后仿真验证 Cadence PCB SI 16.5版本的新功能 答疑29Cadence PCB SI设计流程30 传统设计流程 高速PCB设计流程 布线前规则规划 关键器件的预布局 前仿真分析(S

12、olution Space Analysis)规则驱动布局 规则驱动布线 布线后的规则核查 布线后的仿真验证传统设计流程项目创建和设置原理图设计 规则获取和规划 打包原理图PCB设计生产文件输出设计同步设计差异管理库管理31高速PCB设计流程布线前规则规划关键器件预布局 前仿真分析 规则驱动布局 规则驱动布线 布线后DRC检查 后仿真验证库管理项目创建和设置原理图输入生产文件输出32布线前规则规划在高速设计流程的最初阶段，硬件工程师和SI工程师需要通力合作做好PCB设 计的基本要求和关键信号的规则规划33关键器件预布局对于很多系统设计，主要芯片和接插件的布局已经预先确定了。可以优先执行 这部分

13、元件的布局。34前仿真分析(Solution Space Analysis)前仿真分析的目标是确定信号线管脚顺序和布线规则（拓扑模板），从而使整 个设计能稳定工作。扫描所有可能面对的条件和参数，包括:器件速度 信号线阻抗 匹配元件值 布线（包括分段）长度等35规则驱动布局规则驱动布局是用已建立的规则去指导元件布局的过程，所使用的规则是之前 在方案空间分析环节中所定义的。36规则驱动布线规则驱动布线是使用已建立的规则去驱动自动或交互式布线的过程。在交互式 布线的过程中，设计规则的违背状态会实时地显示在Allegro界面上。37布线后DRC检查DRC检查会执行规则检查并标记规则违背的地方。这些规则

14、违背不仅包括间距 线宽等物理规则，也包括SI相关的高速规则。38后仿真验证后仿真验证，是通过布线结束后的对整个设计的深度分析和仿真，在产品制造 和测试前，避免信号完整性问题的发生。39议题 DDR3的简介 DDR3设计的主要挑战 Cadence PCB SI设计流程 前仿真和规则设置 规则驱动设计 后仿真验证 Cadence PCB SI 16.5版本的新功能 答疑40前仿真和规则设置41 仿真模型和其他要求的准备 仿真前规则规划 关键器件预布局 对设计的配置 执行前仿真分析(Solution Space Analysis)规则的设置示例电路板 关键器件 内存控制器：TMS320DM8168(

15、TI DSP)DDR3内存芯片：EDJ2108BCSE(Elpida DDR3 SDRAM)x 442仿真模型和其他要求的准备43获取所使用的所有控制器和内存芯片的仿真模型 从TI获取DSP的IBIS模型，从Elpida获取内存芯片的IBIS模型获取所使用的连接器仿真模型 在这个案例中不需要预先创建样本拓扑Pre-created sample topologies 可在这里预先创建拓扑或者稍后从临时布线中提取所有供应商提供时序参数 从TI DSP和Elpida内存芯片的器件手册、用户手册或指南中获取时序参数相对传输延迟规则的生成方式相对于不同交流阈值电压的眼图模板额外的定制化测量布线前规则规划

16、44 Cadence工具:SigXplorer,SigWave,Model Integrity 使用预先创建的样本拓扑执行假定分析(what-if)仿真 在SigXplorer界面中执行信号线拓扑的创建、编辑和仿真 在SigWave中分析仿真波形，在SigXplorer 的结果数据表中分析 仿真数据 如果需要，根据仿真结果调整信号的约束规则(Set-Constraints)重复上面三个步骤，直到找到一个最优化的方案 保存拓扑文件以备后续使用布线前规则规划的实例：数据信号数据信号的拓扑是点对点拓扑在SigXplorer创建.top文件参考数据手册或用户指导输入各个参数的数值给所有IO缓冲器(IO

17、Cell)选择 适当的模型45布线前规则规划的实例：数据信号给驱动器添加激励 使用127bit PRBS7(伪随机码序 列)，以使仿真更精确选择必须的和/或定制化的测量 延迟、斜率、抖动、过冲、单 调性等等执行仿真 扫描的参数越多，所需的仿真 时间越长测量结果显示在数据表中波形可以显示为笛卡尔模式、总线模式、傅立叶模式、眼图 模式和史密斯圆图模式46布线前规则规划的实例：数据信号根据仿真结果，选择最优化的各项参 数值，并设置在约束规则中，例如：(相对)传输延迟 电阻的位置（通过设置传输线线 段延迟）传输线阻抗 拓扑结构根据元器件的规范，还可向约束规则 中加入其他要求以指导设计，例如：过冲/下冲

18、 噪声裕量 串扰 同步开关噪声47ODT的影响如果采用了ODT，串联和并联匹配电阻将不再需要Rs=0ohm,ODT=4N0oonhemRs=33ohm,ODT=None4848October 20,2011Cadence Confidential:Cadence Internal Use Only布线层的影响表层信号线(微带线micro stripe)的传输速度要高于内层信号线(带状线stripe line)的传输速度Cadence PCB Editor支持使用延迟时间作为匹配单位，这也就避免 了因为布线不同层引起的时序问题InnerOuter4949过孔的影响过孔会给信号的传输带来延迟甚至是

19、对信号质量带来不利的影响设置Max Via Count可控制过孔的数量使能Z Axis Delay 可在计算线长(线延迟)时考虑过孔的延迟2 ViasNone5050差分对相位误差的影响相位误差会带来不必要的共模分量甚至是抖动Allegro可以控制静态和动态的相位误差Phase Tolerance5151差分对未耦合长度的影响差分对的耦合传输线会降低串扰的敏感度，也在一定程度上加快信号的传输设置Max Uncoupled Length可控制最大未耦合长度Uncoupled LengthUncoupledcoupled5252关键器件预布局 支持延迟规则控制下的关键器件预布局可以通过使用 All

20、egro PCB PDN Analysis执行电源完 整性仿真来优化大 容量电容和耦合电 容的布局53对设计的配置16.5版本使用了新的 SI DesignSetup 命令载入向导化的界面，来一步 步的执行设计的配置，从而能够执行SI 仿真当载入SI Design Setup 命令后，Setup Category Selection窗口弹出，我们可通 过此向导依次执行：选择要配置的信号线 设置仿真库 库路径 库文件后缀 活动库 设置电源和地网络54对设计的配置可通过向导依次执行（继续）：设置叠层 设置元器件类别 为元器件分配模型 设置差分对 设置SI仿真 设置完成在执行SI Design Se

21、tup 过程中，出现了问题可以调用SI Setup Audit 解决55执行前仿真分析56 什么是前仿真分析 前仿真分析就是在布线前建模分析并比较所有可能的条件参数，目的是众多可能的条件或参数中，找到一个可行的方案并尽可能 地优化它。前仿真分析的通常步骤 创建或提取拓扑文件，仿真决定管脚顺序、阻抗、分叉点(rat-T)位置、匹配元件值和传输线分段长度等。确认可接受的设计和制造误差，例如阻抗、线长、元件值、元件速度等级等。执行串扰仿真，找出一个可接受的线间距/最大耦合长度规则。I前仿真分析的一个实例 地址/控制信号 地址/控制信号是Fly-by拓扑57临时布线和提取拓扑 如果之前没有创建样本拓扑

22、，可以在这里先简单地连接 一个信号线，然后提取其拓扑进入到SigXplorer界面中58添加激励和执行仿真 给驱动添加激励 改动参数执行假设分析(what-if)仿真59传输线阻抗的影响 降低传输线主干的阻抗可能在某些情况下提高信号质量。在拓扑约束规则中设置传输线分段阻抗规则。60ohm 40ohmZ0=Rt=40Z0=Rt=6060Stub长度的影响 更长的stub会降低信号质量。通过设置传输线分段延迟来控制stub长度。Stub0mil200mil 1061 串扰有邻近的信号线产生。扫描平行间距和长度等参数。在拓扑约束规则中设置 Max Parallel和Max Xtalk。串扰的影响Cr

23、osstalk Effectno Xtalkwith Xt kal62设置约束规则 在SigXplorer中执行Update Constraint Manager。在Constraint Manager中执行Import Electrical Csets。63议题 DDR3的简介 DDR3设计的主要挑战 Cadence PCB SI设计流程 前仿真和规则设置 规则驱动设计 后仿真验证 Cadence PCB SI 16.5版本的新功能 答疑64规则驱动设计 一旦将约束规则集(ECSets)应用到设置上，DRC标记就 会在规则违背的情况下显示出来并表征问题所在。同时，在约束规则管理器(Const

24、raint Manager)中也会显示规则 违背的状态。65议题 DDR3的简介 DDR3设计的主要挑战 Cadence PCB SI设计流程 前仿真和规则设置 规则驱动设计 后仿真验证 Cadence PCB SI 16.5版本的新功能 答疑66后仿真验证67 布线后的DRC检查 后仿真验证 实例-DDR3的地址总线分析(Bus Analysis)设置和审核 执行仿真 查看波形 查看测量结果布线后的DRC检查 在约束条件管理器(Constraint Manager)中执行Analysis 确认所有状态栏都呈现绿色 如果有红色的栏，在板子上选择对应的网络并修正此问题68后仿真验证 后仿真验证即

25、在完成布线后执行最终的仿真并生产报告，目的是验证和确认设计已经达到了之前的预期。69实例 DDR3地址总线分析70设置和审核 执行SI Design Setup和SI Design Audit，确认设计为执行 总线分析(Bus Analysis)做好准备71启动Bus Setup 选择所需仿真的总线。如果还没有创建，那么点击Create Simulation Bus创建它。选择总线的方向，控制器的位号，触发沿和减额表文件。72启动Bus Setup 分配总线中元件的缓冲器模型 选择时钟或选通信号 选择总线中时钟或选通所控制的信号 指定元件的参数73修改缓冲器模型 选择Analyze Model

26、 Browser 选择对应的IOCell模型 编辑IOCell模型并输入正确的Vih和Vil的值74添加激励Add stimulus 在Signal Bus Setup界面中选择Stimulus Setup 给地址信号添加伪随机吗序列，给时钟信号添加01周期信 号序列75总线仿真 在PCB SI菜单栏中选择Analyzer Bus Simulate 点击Simulate按钮76查看波形 当仿真结束时，所有缓冲器(IOCell)的V/t波形显示在一个SigWave窗口中 编辑SigWave，使波形按照需要显示77查看测量结果 在波形显示的同时，仿真结果的报告也会显示出来78议题 DDR3的简介

27、DDR3设计的主要挑战 Cadence PCB SI设计流程 前仿真和规则设置 规则驱动设计 后仿真验证 Cadence PCB SI 16.5版本的新功能 答疑79Allegro PCB SI 16.5版本的新功能80 新的PDN分析模块(Allegro PCB PDN Analysis)模型编辑器(Model Editor)中新的IOCell编辑器(IOCell Editor)新的SI应用模式(SI Application Mode)新的SI审核和设计配置命令(SI Audit and Design Setup Commands)通道分析(Channel Analysis)中AMI参数的摄

28、取 增强的源同步总线分析(Source Synchronous Bus Analysis)Allegro PCB PDN AnalysisPDN分析是用于执行探索、设置和验证电源分布系统设计的模块，可帮助实 现低阻抗且高带宽的电源分布系统。另外，PDN分析模块还提供了一个验证和 消除潜在EMI问题的有效解决方案。81IOCell Editor in Model Editor在Model Editor中包含了新的IOCell编辑器，提供了一个编辑和管理所选IOCell模型的各种参数的接口。82SI Application Mode 新的SI应用模式提供了简单快速地访问常用SI命令的新途径。在这个

29、模式环 境下，可以方便的通过鼠标右键点击并在下拉菜单中选择所需的SI命令。增强了板级仿真整合 像原有的其他应用模式一样载入和切换 新的鼠标右键菜单，无需切换编辑器83SI Audit and Design Setup Commands 新的SI Design Audit和SI Design Setup命令替换了原有的SI Audit和Setup Advisor命令，使用向导的方式指导设计配置和SI审核的逐一执行。基于向导的方式 错误/警告列表 问题智能解决84通道分析(Channel Analysis)中AMI参数的获取通道分析(Channel Analysis)中对AMI的支持更好，利于使用

30、IBIS-AMI模型做 GHz以上串行通道仿真。85Enhancements in Source Synchronous Bus Analysis 原有的bus analysis得到增强，利于执行源同步总线的仿真分析：支持地址总线拓扑 去除对减额表格(Derating Table)的排序要求 计算时序裕量(Margin)增强的总线仿真报告86I N V E N T I V ECONFIDENTIALThank You树立质量法制观念、提高全员质量意识。22.8.1022.8.10Wednesday,August 10,2022人生得意须尽欢，莫使金樽空对月。20:51:2620:51:2620

31、:518/10/2022 8:51:26 PM安全象只弓，不拉它就松，要想保安全，常把弓弦绷。22.8.1020:51:2620:51Aug-2210-Aug-22加强交通建设管理，确保工程建设质量。20:51:2620:51:2620:51Wednesday,August 10,2022安全在于心细，事故出在麻痹。22.8.1022.8.1020:51:2620:51:26August 10,2022踏实肯干，努力奋斗。2022年8月10日下午8时51分22.8.1022.8.10追求至善凭技术开拓市场，凭管理增创效益，凭服务树立形象。2022年8月10日星期三下午8时51分26秒20:51

32、:2622.8.10严格把控质量关，让生产更加有保障。2022年8月下午8时51分22.8.1020:51August 10,2022作业标准记得牢，驾轻就熟除烦恼。2022年8月10日星期三20时51分26秒20:51:2610 August 2022好的事情马上就会到来，一切都是最好的安排。下午8时51分26秒下午8时51分20:51:2622.8.10一马当先，全员举绩，梅开二度，业绩保底。22.8.1022.8.1020:5120:51:2620:51:26Aug-22牢记安全之责，善谋安全之策，力务安全之实。2022年8月10日星期三20时51分26秒Wednesday,August

33、 10,2022相信相信得力量。22.8.102022年8月10日星期三20时51分26秒22.8.10谢谢大家！谢谢大家！树立质量法制观念、提高全员质量意识。22.8.1022.8.10Wednesday,August 10,2022人生得意须尽欢，莫使金樽空对月。20:51:2620:51:2620:518/10/2022 8:51:26 PM安全象只弓，不拉它就松，要想保安全，常把弓弦绷。22.8.1020:51:2620:51Aug-2210-Aug-22加强交通建设管理，确保工程建设质量。20:51:2620:51:2620:51Wednesday,August 10,2022安全在

34、于心细，事故出在麻痹。22.8.1022.8.1020:51:2620:51:26August 10,2022踏实肯干，努力奋斗。2022年8月10日下午8时51分22.8.1022.8.10追求至善凭技术开拓市场，凭管理增创效益，凭服务树立形象。2022年8月10日星期三下午8时51分26秒20:51:2622.8.10严格把控质量关，让生产更加有保障。2022年8月下午8时51分22.8.1020:51August 10,2022作业标准记得牢，驾轻就熟除烦恼。2022年8月10日星期三20时51分26秒20:51:2610 August 2022好的事情马上就会到来，一切都是最好的安排。下午8时51分26秒下午8时51分20:51:2622.8.10一马当先，全员举绩，梅开二度，业绩保底。22.8.1022.8.1020:5120:51:2620:51:26Aug-22牢记安全之责，善谋安全之策，力务安全之实。2022年8月10日星期三20时51分26秒Wednesday,August 10,2022相信相信得力量。22.8.102022年8月10日星期三20时51分26秒22.8.10谢谢大家！谢谢大家！