DDR原理及物理层一致性测试课件.ppt

1、DDR原理及物理层一致性测试原理及物理层一致性测试2022-8-82高速信号完整性工程师培训课程 SDRAM，DDRI,II,III原理DDRIIICore F=100MHz,Clock Freq=400MHz,Data Freq=800MHz 2022-8-83高速信号完整性工程师培训课程 SDRAM，DDRI,II,III原理DDRI:2 bit pre-fetch,同时读取(预取）2n的数据DDRII:4 bit pre-fetch,同时读取（预取）4n的数据。DDRIII:8bit pre-fetch,同时读取（预取）8n的数据2022-8-84高速信号完整性工程师培训课程 DDR S

2、DRAM Architecture(源同步）Memory ModuleMemory controllercommandAddressclockDQ(0:63)DQS采用源同步技术对数据进行传输，减少由于skew造成的误采样2022-8-85高速信号完整性工程师培训课程 DDR SDRAM Architecture(源同步）1.对于Command和Address由clock的上升沿对数据进行采样，数据方向为Memory controller-Memory 2.对于Data(DQ)由DQS采用源同步的方式同时在上升沿和下降沿对数据进行采样，即当Write命令时 数据方向为Memory contro

3、ller-Memory Module，DQS相对于DQ为 center align，当Read命令时数据方向为Memory Module-Memory controller，DQS相对于DQ为edge align，在Memory controller端会对DQS或者DQ作一个90度的相位偏移。2022-8-86高速信号完整性工程师培训课程 DDRI 拓扑结构2022-8-87高速信号完整性工程师培训课程 DDRII 拓扑结构1K columns x 16K rows x 4 banks x 8 outputs=512MbImage courtesy of Micron Technology,I

4、nc.ODT2022-8-88高速信号完整性工程师培训课程 DDRIII 拓扑结构Image courtesy of Micron Technology,Inc.2022-8-89高速信号完整性工程师培训课程 DDRII state/timing 2022-8-810高速信号完整性工程师培训课程 DDRII state/timingPC4300 (Bandwidth,Data rate)4-4-4(Dram 三大参数，CL-tRCD-tRP)2022-8-811高速信号完整性工程师培训课程 DDRII与DDRI的主要区别(Summary)1.采用4bit-Prefetch技术，在同样的核心频率

5、下达到2倍与DDRI的数据传输率。2.更低的电压：2.5-1.8V3.更低的传输延迟：2.9ns-1.8ns4.Package:T-SOP BGA5.OCD(off-chip driver):离线驱动调整，调整上下拉的驱动能力，使交叉点达到理想位置.6.ODT(On-die-terminator):片内终结电阻,减少反射.7.Posted CAS2022-8-812高速信号完整性工程师培训课程 DDRII与DDRI的主要区别(OCD)OCD(Off-chip Driver)impedance calibration是DDRII的option功能，某些厂商（例如Micron)会把这个功能给取消，

6、此时的为default值。（Default为18ohm,调整为+-3ohm)Drive mode是测试模式，此时Dram会测试DQS/DQ的skew.Adjust mode是调节模式，通过个DQ的值（的次方），共有16个step调节上下拉电阻。A9,A8,A7为EMRS的值。2022-8-813高速信号完整性工程师培训课程 DDRII与DDRI的主要区别(ODT)ODT由EMRS enable/disable,具体ODT的值(例如50,75,150ohm)也由EMRS来设定。ODT一般在chipset中无法设置，只能通过BIOS设置。终结电阻由on-board改变为on-chip.2022-8

7、-814高速信号完整性工程师培训课程 DDRII与DDRI的主要区别(Posted CAS)Posted CAS 是是为为了解决了解决DDR内存中指令冲突内存中指令冲突问题问题，提高，提高DDR II内存的利用效率内存的利用效率而而设计设计的功能。在的功能。在Posted CAS操作中，允操作中，允许许列地址信号列地址信号CAS紧紧跟着行地址信号跟着行地址信号RAS 出出现现在在总线总线上，提高地址和控制上，提高地址和控制总线总线的利用率，的利用率，满满足足DDRII 高数据高数据带宽带宽需求。需求。2022-8-815高速信号完整性工程师培训课程 DDRIII与DDRII的主要区别(Lowe

8、r Power)2022-8-816高速信号完整性工程师培训课程 DDRIII与DDRII的主要区别(Fly-By)2022-8-817高速信号完整性工程师培训课程 DDRIII与DDRII的主要区别(Write Leveling)2022-8-818高速信号完整性工程师培训课程 DDRIII与DDRII的主要区别(性能和容量提升)2022-8-819高速信号完整性工程师培训课程 DDRIII与DDRII的主要区别(Dynamic ODT)2022-8-820高速信号完整性工程师培训课程 DDRIII与DDRII的主要区别(Dynamic ODT)2022-8-821高速信号完整性工程师培训课

9、程 DDRIII与DDRII的主要区别(Termination resistor)PC3-6400400 MHz,DDR3-800芯片,6.40 GB/s带宽 PC3-8500 533 MHz,DDR3-1066芯片,8.53 GB/s带宽传输命令/地址/控制总线,带有On-DIMM终结电阻2022-8-822高速信号完整性工程师培训课程 DDRI/II/III/SDRAM的区别(I)2022-8-823高速信号完整性工程师培训课程 DDRI/II/III/SDRAM的区别(II)2022-8-824高速信号完整性工程师培训课程What you dont know.can hurt you!等

10、于信号的上升时间等于信号的上升时间 比信号的上升时间快比信号的上升时间快2倍倍 比信号的上升时间快比信号的上升时间快3倍倍 比信号的上升时间快比信号的上升时间快4倍倍 比信号的上升时间快比信号的上升时间快5倍倍示波器上升时间示波器上升时间41%12%5%3%2%上升时间慢上升时间慢/异常幅度衰异常幅度衰减减 示波器上升时间对信号的影响RT(measured)=SQRTRT(oscilloscope)2+RT(Signal)22022-8-825高速信号完整性工程师培训课程 DDR2 一致性测试示波器的选择Rise time(20%-80)=1.8V/(4V/ns)X 0.=270ps因此，应该

11、选择上升时间为270/5ps-270/3ps54-90ps的示波器，也就是2.5G-4G带宽的示波器。2022-8-826高速信号完整性工程师培训课程 DDR 一致性测试示波器的选择Rise time(20%-80%)=1.5V/(5V/ns)X0.6=180ps因此，应该选择上升时间为180/5-180/336-60ps的示波器，也就是4G-8G带宽的示波器。2022-8-827高速信号完整性工程师培训课程 DDR所有的命令集（command set)2022-8-828高速信号完整性工程师培训课程 DDR 读命令流程1：通过Activate选择行地址（Row address)2：通过Rea

12、d 选择 列地址(Column address)3:经过一个CAS latency(1.5,2,3 cycle)4:读一个Burst 的数据流（2,4,6,8)2022-8-829高速信号完整性工程师培训课程 DDR 读命令2022-8-830高速信号完整性工程师培训课程 DDR 读命令Precharge closes row toread/write operations and updates row Activate a rowRead column of active row2022-8-831高速信号完整性工程师培训课程 DDR 写命令流程1：通过Activate选择行地址（Row

13、address)2：通过Write 命令选择 列地址(Column address)3:经过一个tDQSS(75%-125%)clock cycle4:写一个Burst 的数据流（2,4,6,8)2022-8-832高速信号完整性工程师培训课程 DDR 写命令2022-8-833高速信号完整性工程师培训课程 DDR 写命令2022-8-834高速信号完整性工程师培训课程 DDR Command和Address的setup time选取CS#为低电平时，clock的上升沿相对于WE#的下降沿的delay为setup time（建立时间）2022-8-835高速信号完整性工程师培训课程 DDR C

14、ommand和Address的hold time选取CS#为低电平时，clock的上升沿相对于WE#的上升沿的delay为hold time（保持时间）2022-8-836高速信号完整性工程师培训课程DDR2 SDRAMWrite dataCenter aligned write data with data strobes DQSBurst length of 4 or 8 databits per read commandTwo data transfers per clock cycleImage courtesy of Micron Technology,Inc.2022-8-837高

15、速信号完整性工程师培训课程DDR2 SDRAM Data&Data StrobeWrite Data is Center-aligned With Strobe EdgesDQDQS PreambleDQ Pattern is 0101,0101DQ=1DQ=02022-8-838高速信号完整性工程师培训课程 Cursor Measurement-WRITEWRITE using Cursors2022-8-839高速信号完整性工程师培训课程DDR2 SDRAM Read DataEdge aligned read data with data strobes DQSBurst length

16、of 4 or 8 data bits per read commandTwo data transfers per clock cycleImage courtesy of Micron Technology,Inc.2022-8-840高速信号完整性工程师培训课程DDR2 SDRAM Data&Data StrobeRead Data is Edge-aligned With Strobe EdgesDQDQSDQ Pattern is 0101,0101,0101,01010在内存控制器对数据进行采样的时候，会将DQS或者DQ进行一个90度的相移，然后对DQ进行采样。2022-8-841

17、高速信号完整性工程师培训课程Cursor Measurement-READREAD using Cursors测量tDQSQ2022-8-842高速信号完整性工程师培训课程DDR2 SDRAM Read/Write DataDQ&DQS Signals Go Tristate Between Read&WriteWrite dataRead data2022-8-843高速信号完整性工程师培训课程DDRI/II/III read/write 分离方法因为DQ/DQS 是双向的(bi-directional),因此在测试DQ/DQSR/W时必须读写分离。读写分离可能的方法(在DRAM端）：1)幅

18、度。ReadWrite;2)斜率。ReadWrite 3)相位关系。Read是edge_aligned,Write是centre_aligned.4)DQS Preamble。Read preambleWrite.(对于DDRIII，就更容易区分了。因为Read preamble为负，Write preamble为正）2022-8-844高速信号完整性工程师培训课程 DDRI/II/III read/write 分离方法(Pinpoint Trigger)Old Trigger Sequences 17 Trigger Combinations Plus Comm&SerialNew Pinp

19、oint Triggering Trigger Combinations Plus Comm&Serial2022-8-845高速信号完整性工程师培训课程 DDRI/II read/write 分离方法IDQSDQ2022-8-846高速信号完整性工程师培训课程 DDRI/II read/write 分离方法IDQSDQ2022-8-847高速信号完整性工程师培训课程 DDRI/II read/write 分离方法IDQSDQ2022-8-848高速信号完整性工程师培训课程 DDRI/II read/write 分离方法IIDQS DQ2022-8-849高速信号完整性工程师培训课程 DDRI

20、/II read/write 分离方法IIDQS DQ2022-8-850高速信号完整性工程师培训课程 DDRIII read/write 分离方法2022-8-851高速信号完整性工程师培训课程 DDRI/II/III read/write 分离方法2022-8-852高速信号完整性工程师培训课程全新的自动测试软件2022-8-853高速信号完整性工程师培训课程PANEL#2PANEL#1全新的自动测试软件选择DDR 类型选择DDR速度选择测试的项目(Read/Write/Clock)2022-8-854高速信号完整性工程师培训课程全新的自动测试软件PANEL#4 让DDRA自动识别待测bu

21、rst PANEL#3为DQS,DQ,CLK选择输入的通道 Optional 选项选项2022-8-855高速信号完整性工程师培训课程全新的DDR自动测试软件DDRAPANEL#5让自动识别阈值电平，也可手动输入可手动选择scaling,即手动调整burst样本数2022-8-856高速信号完整性工程师培训课程全新的DDR自动测试软件DDRA2022-8-857高速信号完整性工程师培训课程全新的DDR自动测试软件DDRA(DQ相对于DQS的setup and hold time)2022-8-858高速信号完整性工程师培训课程全新的DDR自动测试软件DDRA测试项目包括读burst,写burs

22、t，斜率，差分时钟，单端时钟单端DQS，命令线和地址线2022-8-859高速信号完整性工程师培训课程全新的DDR自动测试软件DDRAData Eye Width(Spec没要求，可作debug参考）tDQSH/tDQSLtDH-Diff(base)/tDH-Diff(derated)/tDS-Diff(base)/tDS-Diff(derated)2022-8-860高速信号完整性工程师培训课程 DDRA-唯一严格根据Jedec规范测量建立保持时间DDR2/3的Jedec明确规定，数据线，命令线和地址线的建立保持时间的spec,必须是tDS(base)+tDS=tDS(derated)202

23、2-8-861高速信号完整性工程师培训课程DDRA-唯一严格根据Jedec规范测量建立保持时间加入了DDR2和对数据线/命令线/地址线的建立保持时间的derated测试2022-8-862高速信号完整性工程师培训课程 全新的DDR自动测试软件DDRAtAC,tDQSCK,tDQSQ Read的三大参数。DQ,DQS,CK相互之间的skew.2022-8-863高速信号完整性工程师培训课程 全新的DDR自动测试软件DDRAOvershoot/UndershoottIH(base)/tIH(derated)/tIS(base)/tIS(derated)2022-8-864高速信号完整性工程师培训课

24、程 全新的自动测试软件2022-8-865高速信号完整性工程师培训课程 DDR BGA 芯片 interposerBGA芯片插座固定底座2022-8-866高速信号完整性工程师培训课程 DDR BGA 芯片 interposer所有插座上的焊球直径必需是0.45，高必需是 0.352022-8-867高速信号完整性工程师培训课程 DDR BGA 芯片 interposer分成socket版本和焊接版本 socket设计支持多个芯片互换 焊接设计最适合单芯片推荐探头:P7500系列 P7504,P7506,P7508,P7513A 020-3022-00适用于Nexus插座的TriMode焊接tips2022-8-868高速信号完整性工程师培训课程 DDR BGA 芯片 interposer在芯片插座上嵌入100电阻，为P7500探头提供了完美的信号保真度 高达1600 MT/s 建议使用专为DDR设计的新焊接tips 余下的芯片插座的模拟效应通过反嵌滤波算法进一步地消除 BGA芯片插座提供了反嵌滤波器库黄色轨迹=没有滤波的响应红色轨迹=采用滤波2022-8-869高速信号完整性工程师培训课程 DDR BGA 芯片 interposer眼图 经过滤波眼图 没有滤波