《电工电子技术》-PPT课件：8.3-组合逻辑电路.pptx

1、无 锡 科 技 职 业 学 院无 锡 科 技 职 业 学 院Wuxi Professional College of Science and Technology第8章 门电路与组合逻辑电路8.3 8.3 组合逻辑电路组合逻辑电路 1组合逻辑电路的分析与设计2编码器目录CONTENTS3译码器4加法器5数据选择器8.38.3 组合逻辑电路组合逻辑电路的分析与设计编码器译码器加法器数据选择器时序逻辑电路(简称时序电路)数字电路（按照逻辑功能分）组合逻辑电路(简称组合电路)1分析方法 组合逻辑电路通常采用的分析步骤为：(1)根据给定逻辑电路图，写出逻辑函数表达式。(2)化简逻辑函数表达式。(3)根

2、据最简逻辑表达式列真值表。(4)观察真值表中输出与输入的关系，描述电路逻辑功能。8.38.3 组合逻辑电路组合逻辑电路的分析与设计编码器译码器加法器数据选择器例8.3.1 试分析图8.3.1所示组合逻辑电路的功能。图8.3.1 例8.3.1电路&AYBC解：(1)写出输出端的逻辑函数表达式。(2)化简逻辑函数表达式。Y=AB+BC+AC (3)列出真值表，如表8.3.1所示。Y=AB+BC+AC (4)描述电路逻辑功能。表8.3.1 图8.3.1电路的逻辑真值表ABCY00000010010001111000101111011111由表8.3.1可知，当输入A、B、C 中有2个或3个为1 1时

3、，输出Y 为1 1，否则输出Y 为0 0。可见该电路可实现多数表决逻辑功能，即3人表决用逻辑电路：只要有2票或3票同意，表决就通过。8.38.3 组合逻辑电路组合逻辑电路的分析与设计编码器译码器加法器数据选择器2设计方法与分析过程相反，组合逻辑电路的设计是根据给定的实际逻辑问题，求出实现其逻辑功能的最简逻辑电路。组合逻辑电路的设计步骤为：(1)分析设计要求，设置输入变量和输出变量并逻辑赋值。(2)列真值表，根据上述分析和赋值情况，将输入变量的所有取值组合和与之相对应的输出函数值列表，即得真值表。(3)写出逻辑表达式并化简。(4)画逻辑电路图。8.38.3 组合逻辑电路组合逻辑电路的分析与设计编

4、码器译码器加法器数据选择器例8.3.2 请列出如图8.3.2所示双联开关控制楼梯照明灯电路的真值表。220VLAB图8.3.2 控制楼梯照明灯电路解：（1）两个单刀双掷开关A和B分别装在楼上和楼下。无论在楼上还是在楼下都能单独控制开灯和关灯。设灯为L，L为1 1表示灯亮，L为0 0表示灯灭。对于开关A和B，用1 1表示开关向上扳，用0 0表示开关向下扳，可得到真值表见表 8.3.2。表8.3.2 图8.3.2电路的真值表ABL0010101001118.38.3 组合逻辑电路组合逻辑电路的分析与设计编码器译码器加法器数据选择器表8.3.2 图8.3.2电路的真值表ABL001010100111

5、（2）由真值表可以方便地写出逻辑表达式，方法如下：找出输出为1 1的对应的输入变量取值组合。取值为1 1的用原变量表示，取值为0 0的用反变量表示，写成一个乘积项。将所有乘积项逻辑加，即为逻辑函数表达式。L=AB+AB（3）由表达式画出逻辑电路图和波形图。如图8.3.3（a）（b）所示。1&11ABL（a）逻辑图ABL（b）波形图0 0 1 10 0 1 10 1 0 10 1 0 11 0 0 11 0 0 1图8.3.3 例8.3.2逻辑图和波形图8.38.3 组合逻辑电路组合逻辑电路的分析与设计编码器译码器加法器数据选择器 优先编码器允许同时输入两个或两个以上的编码信号。当多个输入信号同

6、时出现时，只对其中优先级最高的一个进行编码，而对级别较低的不响应。1.集成三位二进制(8线3线)编码器74LS148是一种常用的8线3线优先编码器，图8.3.4所示为74LS148的逻辑符号和引脚图，表8.3.3为其功能表。由真值表可得出74LS148的功能如下：（a）74LS148的引脚图YEX YS 74LS148S 74LS148 （b）74LS148的逻辑符号图8.3.4 8线3线优先编码器1 2 3 4 5 6 7 816 15 14 13 12 11 10 9I4 I5 I6 I7 S Y2 Y1 UCC YS YEX I3 I2 I1 I0 Y0Y2 Y1 Y0 I7 I6 I5

7、 I4 I3 I2 I1 I0 GND8.38.3 组合逻辑电路组合逻辑电路的分析与设计编码器译码器加法器数据选择器表8.3.3 74LS148优先编码器功能表输 入输 出SI0I1I2I3I4I5I6I7Y2Y1Y0YEXYS11111101111111111110000000100100101001101001001110110100111110001001111110101001111111100100111111111101 8.38.3 组合逻辑电路组合逻辑电路的分析与设计编码器译码器加法器数据选择器 编码输出端Y2、Y1、Y0：由真值表看出，编码输出为反码。使能输入端S：低电平有效

8、，即只有在S=0时，编码器才处于工作状态；而在 S=1时，编码器处于禁止状态，不论有无输入，所有输出端均被封锁为高电平。使能输出端YS和扩展输出端YEX：为扩展编码器的功能而设置。如只要I70，则无论I6I0中哪个为0，因I7优先级最高，此时优先编码器只对I7编码，输出为I7（Y2Y1Y0111）的反码，即Y2Y1Y0000。编码输入端 I0I7：低电平有效。优先级顺序为I7I0，即I7的优先级最高，然后是I6、I5、I0。8.38.3 组合逻辑电路组合逻辑电路的分析与设计编码器译码器加法器数据选择器2.集成二十进制（10线4线）编码器 二十进制编码器是将十进制数的09编成二进制代码的电路。输

9、入09十个数码，常用输出n=4位的二进制代码（2n10），称二十进制代码，简称BCD码。常用的BCD码为8421BCD码。集成104线优先编码器74LS147实现了这种编码，它的逻辑符号和引脚图如图8.3.5所示，功能表如表8.3.4所示。由真值表可得出74LS147的功能与74LS148相似。16 15 14 13 12 11 10 9（a）引脚排列图 74LS147图8.3.5 10线-4线74LS147优先编码器（b）逻辑符号74LS147I4 I5 I6 I7 I8 Y2 Y1 GND+UCC NC Y3 I3 I2 I1 Y9 Y01 2 3 4 5 6 7 8I9 I8 I7 I6

10、 I5 I4 I3 I2 I1Y3 Y2 Y1 Y0 8.38.3 组合逻辑电路组合逻辑电路的分析与设计编码器译码器加法器数据选择器表8.3.4 10线-4线优先编码器74LS147功能表输 入输 出I1I2I3I4I5I6I7I8I9Y3Y2Y1Y01111111111111001100101110111000011110010111110100111111011011111111000111111111010111111111110 编码输入端 I1I9低电平有效，优先级I9最高，I1最低；编码输出为8421BCD码的反码。当I90时，无论I8I1有无输入，输出为9的8421BCD码100

11、1的反码0110。当I1I9均为1时，编码器输出Y3Y0为0000的反码1111。8.38.3 组合逻辑电路组合逻辑电路的分析与设计编码器译码器加法器数据选择器 译码是将每个输入的二进制代码译成对应的输出高、低电平信号。实现该译码功能的电路称为译码器。常用的译码器有二进制译码器、二十进制译码器和显示译码器。1二进制译码器（1）2线4线译码器 2线4线译码器的输入为n位二进制代码，输出为2n 个输出信号。若输入是2位二进制代码，则有4个输出端，称2线4线译码器。图8.3.6是2线4线译码器的逻辑电路图。由图用分析法可得出其真值表，如表8.3.5所示。&Y3 Y2 Y1 Y0A1 A2图8.3.6

12、 2线-4线译码器逻辑图 1 18.38.3 组合逻辑电路组合逻辑电路的分析与设计编码器译码器加法器数据选择器 表8.3.5 2线4线译码器真值表输 入输 出A1A0Y3Y2Y1Y0001110011101101011110111 （2）集成二进制译码器图8.3.7是三位二进制（3线8线）译码器74LS138的引脚排列图和逻辑符号。其功能表见表8.3.6所示。图中A2A0为输入端，Y0Y7为输出端。S1、S2、S3为输入使能端。图8.3.7 3线8线译码器74LS138（b）逻辑符号（a）引脚排列图 16 15 14 13 12 11 10 9+UCC Y0 Y1 Y2 Y3 Y4 Y5 Y6

13、 74LS1381 2 3 4 5 6 7 8A0 A1 A2 S3 S2 S1 Y7 GND 74LS138Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7A2 A1 A0 S1 S2 S3 8.38.3 组合逻辑电路组合逻辑电路的分析与设计编码器译码器加法器数据选择器表8.3.6 3线8线译码器74LS138功能表由真值表可得出：当S11 1、S2S30 0（即S11 1，S2S3 0 0）时，译码器处于工作状态进行译码。否则，译码器禁止工作，所有输出封锁为高电平。输 入输 出S1S2+S3A3A2A1Y0Y1Y2Y3Y4Y5Y6Y711111111101111111110000011111

14、111000110111111100101101111110011111011111010011110111101011111101110110111111011011111111110 译码器处于工作状态时，每输入一个二进制代码，在对应的一个输出端为低电平（即输出为低电平有效），即有一个相对应的输出端被“译出”，输出为0 0。由真值表可写出表达式：Yimi(当S11 1，S2S30 0时，i=0 0，1 1，7）。8.38.3 组合逻辑电路组合逻辑电路的分析与设计编码器译码器加法器数据选择器&LA B C 1图8.3.8 例8.3.3电路74LS138Y0 Y1 Y2 Y3 Y4 Y5 Y6

15、 Y7A2 A1 A0 S1 S2 S3 例8.3.3 用74LS138译码器组成的逻辑电路如图8.3.8所示。试分析A2A1A0为何值时输出L=1 1。解：由图可知 LY3Y5Y6Y7 由上述表达式可知，当Y3、Y5、Y6、Y7中何一数值为0 0时，L=1 1。由表可知，当ABCA2A1A0为011011时，Y30 0，L=1 1；同理可得 ABCABC 为101101或110110或111111时，L=1L=1。8.38.3 组合逻辑电路组合逻辑电路的分析与设计编码器译码器加法器数据选择器2二一 十进制译码器 二一十进制译码器是将输入的BCD码译成十进制数的电路。图8.3.9是二一十进制（

16、4线10线）译码器74LS42的引脚排列图和图形符号。其功能表见表8.3.7。功能表见表8.3.7。由表可见，该译码器有4个输入端A3、A2、A1、A0，输入8421BCD码。有10个输出端Y0Y9，低电平有效。当输入为0000100100001001时，对应的输出分别为0 0（只有一个为0 0，其余为1 1）。当输入信号为1010111110101111时，所有输出均为1 1状态，为无效状态。Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9A3 A2 A1 A0图8.3.9 4线10线译码器74LS42（b）逻辑符号74LS42 16 15 14 13 12 11 10 9 1 2

17、 3 4 5 6 7 8+UCC A0 A1 A2 A3 Y9 Y8 Y7 74LS42（a）引脚排列图 Y0 Y1 Y2 Y3 Y4 Y5 Y6 GND8.38.3 组合逻辑电路组合逻辑电路的分析与设计编码器译码器加法器数据选择器表8.3.7 4线10线译码器74LS42功能表十进制数输 入输 出A3A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7Y8Y900000011111111110001101111111120010110111111130011111011111140100111101111150101111110111160110111111011170111111111101181

18、0001111111101910011111111110 8.38.3 组合逻辑电路组合逻辑电路的分析与设计编码器译码器加法器数据选择器3显示译码器 在数字仪表、计算机和其他数字系统中，常常需要把测量数据和运算结果用十进制数直观地显示出来，这就需要用到显示译码器和显示器。（1）数字显示器 常用的显示器件有半导体数码管、液晶数码管和荧光数码管等。这里只介绍半导体数码管（又称LED数码管）。它由七个发光二极管按分段式封装而成，如图8.3.10（a）所示。选择不同段的发光，可以显示不同的字形。如当a、b、c、d、e、f、g段全发光时，显示出8；b、c段发光时，显示1，字形显示如图8.3.10（a）所

19、示。e cgaf bd图8.3.10 七段数码管及字形显示+VCCa b c d e f ga b c d e f g8.38.3 组合逻辑电路组合逻辑电路的分析与设计编码器译码器加法器数据选择器 LED数码管中七个发光二极管有共阴极和共阳极两种接法，如图8.3.11（a）、（b）所示。共阴极数码管中，当某一段接高电平时，该段发光；共阳极数码管中，当某一段接低电平时，该段发光。因此使用哪种数码管一定要与使用的七段译码显示器相配合。（a）共阴极接法图8.3.11 半导体数码管两种接法（b）共阳极接法 LED数码管的优点是工作电压较低（1.53V）、体积小、寿命长、亮度高、响应速度快、工作可靠性高

20、。缺点是工作电流大，每个字段的工作电流约为10mA左右。8.38.3 组合逻辑电路组合逻辑电路的分析与设计编码器译码器加法器数据选择器（2）七段显示译码器输 入输 出字形IBDCBAabcdefg1000011111100100010110000110010110110121001111110013101000110011410101101101151011000111116101111110000711000111111181100111100119111110000000暗00000000暗表8.3.8 七段译码显示器74LS42功能表8.38.3 组合逻辑电路组合逻辑电路的分析与设计编码

21、器译码器加法器数据选择器译码输入端：D、C、B、A，为8421BCD码；七段代码输出端：a、b、c、d、e、f、g，某段输出为高电平1 1时该段点亮，用以驱动高电平有效的七段显示LED数码管；灭灯控制端IB，当IB=1 1时，译码器处于正常译码工作状态；若IB=0 0，不管A3、A2、A1、A0输入什么信号，译码器输出端均为0 0，处于灭灯状态。利用IB信号，可以控制数码管按要求显示或灭灯。图8.3.12 74LS49的逻辑符号a b c d e f g74LS49A3 A2 A1 A0 IB图8.3.13是一个用七段显示译码器74LS49驱动共阴型LED数码管的实用电路。D C B A IB

22、74LS49a b c d e f g图8.3.13 74LS49驱动LED数码管电路图3007+5V+5VA3 A2 A1 A0 18.38.3 组合逻辑电路组合逻辑电路的分析与设计编码器译码器加法器数据选择器1 1全加器 全加器能把本位两个加数Ai、Bi 和来自低位的进位Ci-1三者相加，得到本位和Si和该位向前的进位信号Ci，其逻辑电路和逻辑图形符号如图8.3.14(a)、(b)所示。其真值表见8.3.9。=1=1SiCiAiBiCi1CiSiAiBiCi1CICO（a）逻辑图（b）逻辑符号8.3.14 全加器&1表8.3.9 全加器真值表输 入输 出AiBiCi-1SiCi000000

23、01100101001101100101010011001111118.38.3 组合逻辑电路组合逻辑电路的分析与设计编码器译码器加法器数据选择器2多位加法器 全加器可以实现两个1位二进制数的相加，多个全加器的级联就可以实现多位加法运算。图8.3.15是集成4位二进制加法器74LS283的引脚排列图和逻辑符号。该电路中只要分别接上4位二进制的被加数A和加数B，并在最低位输入数处CI为0 0，则在S3、S2、S1、S0可得到4位二进制数的和数，并由CO得到向高位的进位数。（a）引脚排列图 74LS283A3 A2 A1 A0 B3 B2 B1 B0图8.3.15 四位二进制加法器74LS283（

24、b）逻辑符号16 15 14 13 12 11 10 91 2 3 4 5 6 7 8+UCC B3 A3 S3 A4 B4 S4 COS2 B2 A2 C1 A1 B1 CI GNDS3 S2 S1 S0CO 74LS283 CI8.38.3 组合逻辑电路组合逻辑电路的分析与设计编码器译码器加法器数据选择器若要进行两个八位二进制数的加法运算，可用两片74LS283构成，其电路如图8.3.16所示。电路连接时，将低四位集成芯片的CI0 0，低四位的CO进位接到高四位的CI端。两个二进制数A、B分别从低位到高位依次接到相应的输入端，最后的运算结果为C7S7S6S5S4S3S2S1S0。A3 A2

25、 A1 A0 B3 B2 B1 B0 A3 A2 A1 A0 B3 B2 B1 B0CO 74LS283(2)CI CO 74LS283(1)CI 0A7 A6 A5 A4 B7 B6 B5 B4 A3 A2 A1 A0 B3 B2 B1 B0C7 S7 S6 S5 S4 S3 S2 S1 S0S3 S2 S1 S0 S3 S2 S1 S0图8.3.16 2片742LS83组成的8位二进制数加法电路图8.38.3 组合逻辑电路组合逻辑电路的分析与设计编码器译码器加法器数据选择器&111SD0D1D2D3YA1A0图8.3.17 4选1数据选择器逻辑图表8.3.10 4选1数据选择器的真值表输

26、入输 出SA1A0Y00100D0101D1110D2111D3 在多路数据传送过程中，能够根据需要将其中任意一路挑选出来的电路，叫做数据选择器，也称为多路选择器。常见的数据选择器有4选1、8选1等电路。14选1数据选择器4选1数据选择器的逻辑图如图8.3.17所示。A1、A0为地址输入端，D3、D2、D1、D0为数据输入端，S 为控制输入端，Y 为输出端。由逻辑图的真值表如表8.3.10所示。8.38.3 组合逻辑电路组合逻辑电路的分析与设计编码器译码器加法器数据选择器2集成8选1数据选择器74LS151 图8.3.18是8选1数据选择器74LS151的引脚图和逻辑符号。它有三个地址输入端A

27、2、A1、A0，8个数据输入端D0D7，2个互补的输出端Y 和Y，1个使能输入端S，S为低电平有效。当S=1 1时，无论A2、A1、A0为何状态，电路不工作，Y 为0 0；当S=0 0时，电路根据A2、A1、A1的状态，在数据D0、D1、D2、D3、D4、D5、D6、D7中选出对应的信号，并由Y 输出。其功能如表8.3.11所示。图8.3.18 8选1数据选择器74LS151（a）引脚图1234567874LS151 A2A1A0（b）逻辑符号SY YD0 D1 D2 D3 D4 D5 D6 D716 15 14 13 12 11 10 974LS151+UCC D4 D5 D6 D7 A0

28、A1 A2D3 D2 D1 D0 Y Y S GND8.38.3 组合逻辑电路组合逻辑电路的分析与设计编码器译码器加法器数据选择器表8.3.11 8选1数据选择器74LS151功能表使 能地 址 输 入输 出SA2A1A0YY1010000D0D00001D1D10010D2D20011D3D30100D4D40101D5D50110D6D60111D7D78.38.3 组合逻辑电路组合逻辑电路的分析与设计编码器译码器加法器数据选择器例8.3.4 试用8选1数据选择器74LS151实现逻辑函数 FA B C+A B C+A B C+A B C 解：将A、B、C 分别从A2、A1、A0输入，作为输入变量，并把Y 端作为输出F。根据8选1数据选择器的功能，首先要使S=0，同时还需使 D0D3D5D71 1；D1D2D4D60 0；就能实现上述逻辑功能。如图8.3.19所示。D0 D1 D2 D3 D4 D5 D6 D7Y Y74LS1511F图3.3.19 例8.3.4逻辑电路图 A2A1A0SABC The End