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1、 本章重点是各触发器的功能表、逻辑符号、触发本章重点是各触发器的功能表、逻辑符号、触发电平、状态方程的描述等。电平、状态方程的描述等。5.1 概述概述5.2 SR锁存器锁存器5.3 电平触发的触发器电平触发的触发器5.4 脉冲触发的触发器脉冲触发的触发器5.5 边沿触发的触发器边沿触发的触发器5.6 触发器的逻辑功能及其描述方法触发器的逻辑功能及其描述方法*5.7 触发器的动态特性触发器的动态特性5.1 概述概述能够存储能够存储1位二值信号的基本单元电路。位二值信号的基本单元电路。b.根据不同的输入信号可以置根据不同的输入信号可以置1或或0.a.具有两个能自行保持的稳定状态，用来表示逻辑状具有

2、两个能自行保持的稳定状态，用来表示逻辑状态的态的0和和1,或二进制数的或二进制数的0和和1;按分：按分：电平触发方式电平触发方式SRSR触发器触发器JKJK触发器触发器D D触发器触发器T T触发器触发器脉冲（主从）触发方式脉冲（主从）触发方式边沿触发方式。边沿触发方式。按分：基本基本SR锁存器锁存器同步同步SR触发器触发器主从触发器主从触发器维持阻塞触发器维持阻塞触发器按分：静态触发器静态触发器动态触发器动态触发器CMOS边沿触发器边沿触发器又叫基本又叫基本RS触发器，是各种触发器构成的基本部件，触发器，是各种触发器构成的基本部件，也是最简单的一种触发器。它的输入信号直接作用在也是最简单的一

3、种触发器。它的输入信号直接作用在触发器，无需触发信号触发器，无需触发信号1.由或非门构成由或非门构成：图4.2.1电路及图形符号如图Q0SD1RD0Q0Q1Q0RD1SD0Q=0Q 1锁存器的1态锁存器的0态复位端或置0输入端图4.2.1置位端或置1输入端Q*0SD0Q=0Q*1若Q0图4.2.1Q-原态，Q*-新态Q*1RD0Q*=0Q*0若Q1Q*Q 保持原态SD0Q =1QQ =0，为禁态，也称为不定态，即RD和SD同时去掉高电平加低电平，输出状态不定，故输入端应该遵循RDSD00000其特性表如表其特性表如表5.2.1所示所示d.RD1，SD12.由与非门构成：其电路及图形符号如图4.

4、2.2所示。图5.2.2 由与非门构成的SR锁存器的电路及符号 在任何时刻，输入都能直接改变输出的状态。例5.2.1画出Q和Q 的波形解：解：图5.2.310同为同时为和QQRSDD,要求某些触发器在同一时刻动作，则要求有一个同步信号来控制，要求某些触发器在同一时刻动作，则要求有一个同步信号来控制，这个控制信号叫做时钟信号（这个控制信号叫做时钟信号（Clock），简称时钟，用），简称时钟，用CLK表示。表示。这种受时钟控制的触发器统称为时钟触发器。这种受时钟控制的触发器统称为时钟触发器。电平触发电平触发SR触发器（同步触发器（同步SR触发器）的基本电路结触发器）的基本电路结构及图形符号。构及图

5、形符号。图5.3.1只有在CLK1时，SR才能起作用此时门此时门G3和和G4被封锁，输被封锁，输出为高电平。出为高电平。0对于由G1和G2构成的SR锁存器，触发器保持原态，即Q*=Q11 此时门此时门G3和和G4开启，开启，触发器输出由触发器输出由S 和和R决定。决定。10011Q*=Q0111010Q*=01101010Q*=11110011Q*=Q*=1(禁态）功能表*QQRSCLKCLKSRQ*0XX保持100保持101清零（置0）110置位（置1）111禁止图5.3.2S D0，R D1，Q1；S D1，R D0，Q0。无需CLK有效，故称异步。小圆圈表示低电平有效无小圆圈表示高电平控

6、制异步置位和异步复位：异步置位和异步复位：在CLK0时设置初态。不用设置时，S D R D1这种在这种在CLK由由“0”到到“1”整个正脉冲整个正脉冲期间触发器动作的期间触发器动作的控制方式称为控制方式称为电平电平触发方式触发方式电平触发方式电平触发方式例5.3.1 对于同步SR触发器，电路、时钟及输入端波形如图5.3.3所示，若Q 0，试画出Q和 Q 的波形。解：解：图5.3.3图5.3.4例例5.3.2电路如图电路如图5.3.4所示，已知所示，已知S、R、R D和和CLK的的波形波形,且且S D=1,试画出试画出Q和和Q 的波形。的波形。解：解：变化多次翻转、可能随和期间，在RSQQCLK

7、1CLKSRQ*0XX保持100保持101清零（置0）110置位（置1）111禁止存在空翻现象存在空翻现象:同步同步RS触发器在触发器在CLK1期间，期间，输出状态随输入信号输出状态随输入信号S、R的变化而多次翻转的变化而多次翻转将将S通过反相器接到通过反相器接到R上，上，如图，就构成了电平触如图，就构成了电平触发的发的D触发器触发器图5.3.5四、四、D触发器触发器实际应用中要求触发器在每个实际应用中要求触发器在每个CLK信号作信号作用期间状态只能改变一次。用期间状态只能改变一次。另外另外S和和R的取值受到约束，即不能的取值受到约束，即不能同时为同时为1.三原因三原因催生单催生单端输入端输入

8、的需要的需要1.D触发器的真值表如表5.3.2所示也称为也称为D锁存器锁存器图5.3.52.CMOS传输门组成的电平触发D触发器避免空翻现象，提高触发器工作的可靠性避免空翻现象，提高触发器工作的可靠性希望在每个希望在每个CLK期间输出端的状态只改变一次期间输出端的状态只改变一次设计出脉冲触发的触发器。设计出脉冲触发的触发器。图5.4.1图5.4.2图5.4.1在在CLK1时，主触发器按时，主触发器按S、R变化变化，而从触发器保而从触发器保持状态不变；持状态不变；在在CLK由由1 0（下降沿），主触发器保持，从触发（下降沿），主触发器保持，从触发器随主触发器的状态翻转，故在器随主触发器的状态翻转

9、，故在CLK的一个周期内，的一个周期内，触发器的输出状态之可能改变一次触发器的输出状态之可能改变一次CLKSRQ*0X X保持100保持101置0110置1111禁止特性表图5.4.2表示延迟输出特性表跟电平触发的SR触发器相同，只是CLK作用的时间不同例5.4.1 图5.4.3为主从型SR触发器输入信号波形，试画出输出端Q 和Q 的波形，设初态为“0”。图5.4.2解：解：图5.4.1主从RS触发器克服了同步RS触发器在CP1期间多次翻转的问题，但在CLK1期间，主触发器的输出仍会随输入的变化而变化，且仍存在不定态，输入信号仍遵守SR0.2 主从主从JK触发器：触发器：为了使主从为了使主从S

10、R触发器在触发器在SR1时也有确定的状态，时也有确定的状态，则将输出端则将输出端 Q 和和 Q 反馈到输入端，这种触发器称为反馈到输入端，这种触发器称为JK触发器（简称触发器（简称JK触发器）。实际上这对反馈线通常在触发器）。实际上这对反馈线通常在制造集成电路时内部已接好。制造集成电路时内部已接好。图5.4.5 为主从JK触发器电路及其图形符号00主触发器保持原态，主触发器保持原态，则触发器（从触发则触发器（从触发器）也保持原态。器）也保持原态。即即Q*Q01若若Q0，Q 1S主主0R主主0主触发器保持原主触发器保持原态态Q*主主=Q主主=0在在CLK的的 ，从触发器也保持状态不变，即，从触发

11、器也保持状态不变，即Q*=Q=0若若Q1，Q 0S主主0R主主1在CLK1时，主触发器翻转为“0”，即Q*主=0在在CLK的的 ，从触发器由，从触发器由“1”翻转为翻转为“0”，即，即Q*=0,Q*=110若若Q0，Q 1S主主1R主主0在在CLK1时，时，Q*主主=1，Q主主*=0在在CLK的的 ，从触发器由，从触发器由“0”翻转为翻转为“1”，即，即Q*=1若若Q1，Q 0S主主0R主主0Q*主=Q*主1在在CLK的的 ，即，即Q*=1,Q*=0Q*=111若若Q0，Q 1S主主1，R主主0在在CLK1时，主时，主触发器翻转为触发器翻转为“1”即即 Q*主主=1在在CLK的的 ，从触发器由

12、，从触发器由“0”翻转为翻转为“1”，即，即Q*=Q=1若若Q1，Q 0S主主0R主主1在CLK1时，主触发器翻转为“0”，即 Q*主=0在在CLK的的 ，即，即Q*=0,Q*=1Q*=Q 其功能表如表其功能表如表5.4.2所示所示表5.4.2为何称计数?有些集成触发器中，输入端有些集成触发器中，输入端J和和K不止一个，这些输入端是不止一个，这些输入端是与的关系。与的关系。二、脉冲触发方式的动作特点二、脉冲触发方式的动作特点1.分两步动作：第一步在分两步动作：第一步在CLK1时，主触发器受输入时，主触发器受输入信号控制，从触发器保持原态；第二步在信号控制，从触发器保持原态；第二步在CLK 到达

13、到达后，从触发器按主触发器状态翻转，故触发器输出状后，从触发器按主触发器状态翻转，故触发器输出状态只能改变一次；态只能改变一次；2.主从主从JK触发器在触发器在CLK1期间，主触发器只可能翻转期间，主触发器只可能翻转一次，因为收到反馈回来的输出端的影响，故在一次，因为收到反馈回来的输出端的影响，故在CLK1期间若输入发生变化时，要找出期间若输入发生变化时，要找出CLK 来到前的来到前的Q 状态，决定状态，决定Q*例5.4.2 如图所示的主从JK触发器电路中，已知CLK、J、K的波形如图5.2.8a所示，试画出输出端Q和Q 的波形。解：解：例5.4.3 已知主从JK触发器的输入及时钟波形如图所示

14、，试画出输出端Q和Q波形解：解：图5.4.9高电平期间高电平期间JK信号只能变化一次信号只能变化一次由于脉冲触发由于脉冲触发JK触发器存在一次变化问题触发器存在一次变化问题抗干扰能力差抗干扰能力差为提高可靠性，希望触发器的次态仅决定于为提高可靠性，希望触发器的次态仅决定于CLK的下的下降沿（或上升沿）到达时刻的输入信号的状态，与降沿（或上升沿）到达时刻的输入信号的状态，与CLK的其它时刻的信号无关的其它时刻的信号无关边沿触发器。边沿触发器。电路如图电路如图5.5.1所示，其中所示，其中FF1和和FF2都是电平触发都是电平触发的的D触发器，它们触发器，它们之间也是通过时之间也是通过时钟相连。钟相

15、连。图5.5.1图5.3.5当当CLK0，触发器状态不变，触发器状态不变，FF1输出状态与输出状态与D相同；相同；图5.5.1010101当CLK1，即 ，触发器FF1状态与前沿到来之前的D状态相同并保持（因为CLK10）。而与此同时，FF2输出Q的状态，而与其它时刻D的状态无关。电路如图电路如图5.5.2所示所示图5.5.2反馈通路接通，自锁保持通断，而变化随着断通，时，,0)1(431121QTGTGDQDQTGTGCLK01001010101DDD反馈不通断通，“主”保持此前的状态通断，后，,)2(*4321DQTGTGDTGTGCLK图5.5.210110101010DDDD故这是一个

16、上升沿触发的故这是一个上升沿触发的D触发器触发器后，输出才能变化。直到下个反馈通路接通保持通断，接收新的输入断通，CLKQTGTGDQTGTGCLK,)3(43121图5.5.2其真值表如表5.5.1所示*QQDCLKQ图5.5.3图5.5.4 输出端状态的转换发生在输出端状态的转换发生在CLK的上升沿到来时刻，的上升沿到来时刻，而且触发器保存下来的状态仅仅决定而且触发器保存下来的状态仅仅决定CLK上升沿到达上升沿到达时的输入状态，而与此前后的状态无关时的输入状态，而与此前后的状态无关解：解：例例5.5.1 试画出图试画出图5.5.4(a)所示电路的所示电路的Q1和和Q2的波形。设的波形。设各

17、触发器初态为各触发器初态为0 2.边沿触发器的共同动作特点触发器的次态仅触发器的次态仅取决于取决于CP信号信号的上升沿或下降的上升沿或下降沿到达时输入的沿到达时输入的逻辑状态，故有逻辑状态，故有效地提高了触发效地提高了触发器的抗干扰能力。器的抗干扰能力。维持阻塞维持阻塞触发器是另一种触发器是另一种边沿触发器，其边沿触发器，其内部门电路主要内部门电路主要为为TTLTTL电路。电路。维持阻塞结构维持阻塞结构的的D触发器如图触发器如图5.5.5所示。所示。功能表如表5.5.2所示。表5.5.2线为置线为置1线；为置线；为置0维持线和置维持线和置1阻塞线；阻塞线；置置0阻塞线。阻塞线。S D置位端，低

18、电平有置位端，低电平有效；效；R D复位端，也复位端，也是低电平有效。正常工是低电平有效。正常工作时接高电平作时接高电平；触发器保持原态，即被封锁，输出高电平，门和时，当QQGG0C.*43LKa触发器的逻辑功能；合，符触发器输出为，门输出为，输出为门，则门输出为，门输出为前沿到来时，即脉冲变为由当DDQDGDGDGDG,10C.4356LKb.1Q1Q,0QDG,0G;0Q,1QDGG,0GGG1CP.6445343，保持同时线阻止数据进不来，使得门被封锁，则输出为若通过线阻止维持数据进不来，通过线门封锁，、则将为输出一个为低电平。若有但输出互为取反，即必开启，、时，当c 按照逻辑功能触发器

19、可分为按照逻辑功能触发器可分为SR触发器、触发器、JK触发器、触发器、D触发器、触发器、T 触发器和触发器和T 触发器触发器 凡在时钟信号作用下，具有如表5.6.1的功能的触发器称为SR触发器表5.6.10SR5.6 触发器的逻辑功能及其描述方法3.特性方程：由特性表和约束条件画出输出端Q*的卡诺图为表5.6.11110*SRQRSQSR触发器的特性方程。图图5.6.1被称为称为被称为称为SR触发器的状态转换图。触发器的状态转换图。注：描述触发器逻辑功能的方法有注：描述触发器逻辑功能的方法有特性表、特性方程和状态转换图。特性表、特性方程和状态转换图。将触发器的特性表用图形方式表现出来，即为状将

20、触发器的特性表用图形方式表现出来，即为状态转换图态转换图图5.6.1 图图5.6.2为为SR触发器的逻辑符触发器的逻辑符号，触发器在时钟脉冲的下降沿号，触发器在时钟脉冲的下降沿动作动作图5.6.2 凡在时钟信号作用下，具有如表5.6.2的功能的触发器称为JK触发器表5.6.2由特性表可得输出端卡诺图为由特性表可得输出端卡诺图为表5.6.21111QKQJQ*由特性表可得状态转换图如图5.6.3所示图5.6.3表5.6.2 逻辑符号如图5.6.4所示，主从结构的触发器是在时钟的下降沿动作图5.6.4QTQTQ*凡在时钟信号作用下，具有表5.6.3所示功能的触发器称为T 触发器由特性表可得由特性表

21、可得其逻辑符号如图5.6.6所示，为边沿触发器，时钟下降沿触发图5.6.5图5.6.6四、D触DQ*凡在时钟信号作用下，具有表5.6.4所示功能的触发器称为D 触发器由特性表可得由特性表可得其逻辑符号如图其逻辑符号如图5.6.8所示，为所示，为边沿触发器，时钟上升沿触发边沿触发器，时钟上升沿触发图5.6.7图5.5.8例5.6.1 利用JK触发器构成D触发器和T触发器。解：解：三种触发器的状态方程为三种触发器的状态方程为QTQTQTDQQDDQDQKQJQJK*:*:*:KJTDKDJ,触发器的电路结构和逻辑功能之间不存在固定的触发器的电路结构和逻辑功能之间不存在固定的对应关系对应关系 如如S

22、R触发器可以是电平触发的同步结构，也有脉触发器可以是电平触发的同步结构，也有脉冲触发的主从结构冲触发的主从结构同步同步SR触发器触发器主从结构的SR触发器图5.4.1同样的同样的JK触发器有主从结构的和维持阻塞结构的触发器有主从结构的和维持阻塞结构的 触发器的触发方式是由电路结构决定的，即电路触发器的触发方式是由电路结构决定的，即电路结构形式与触发方式之间有固定的对应关系结构形式与触发方式之间有固定的对应关系如SR触发器属于电平触发，在CLK1触发器动作采用主从结构的触发器，属于脉冲触发方式，是在CLK的下降沿（）触发器随输入动作如主从SR触发器和主从JK触发器主从JK 触发器：采用两个电平触发的D触发器构成的触发器、维持阻塞结构的触发器以及利用门传输延迟时间构成的触发器都是边沿触发方式如维持阻塞如维持阻塞D触发器属触发器属于上升沿触发于上升沿触发图5.5.8边沿JK 触发器SR锁存器 图5.3.1同步SR 触发器-电平触发图5.4.1图5.4.2脉冲 触发器边沿 触发器 图5.5.1图5.5.20*SRQRSQ图5.6.2图5.6.1SR 触发器表5.6.2QKQJQ*图5.6.3JK 触发器图5.6.5图5.6.6QTQTQ*T 触发器D触发器图5.6.7图5.5.8DQ*