FPGA设计方法汇总课件.ppt

1、FPGA设计方法刘志凯2008年8月1培训目标n了解FPGA的基本概念和特点nCyclone器件的结构n了解FPGA的设计流程n理解FPGA的五大设计思想n了解如何设计最佳的状态机n了解FPGA设计的安全性2一、FPGA概念及特点nFPGA是英文FieldProgrammableGateArray的缩写，即现场可编程门阵列。n特点（1）无需投片生产，即可得到芯片（2）可做ASIC的中试样片（3）有丰富的触发器和IO引脚（4）设计周期最短、开发费用最低、风险最小（5）采用高速CHMOS工艺，功耗低，可以与CMOS、TTL电平兼容3二、Cyclone芯片结构（1）可编程输入/输出单元（2）逻辑阵列

2、由LABs组成，10个LE组成一个LAB（3）锁相环PLL全局时钟网络（4）M4KRAM（5）其他硬件资源：如硬件乘法器、专用接口等NEXT4（1）可编程输入/输出单元1、适应不同的电气标准2、可调整驱动电流大小3、可以改变上、下拉电阻4、在高速接口设计时的输入在高速接口设计时的输入输出时序配置输出时序配置BACK5（2）逻辑单元LEBACK（1）四输入查找表（2）触发器6（3）全局时钟网络1、专用时钟管脚驱动2、给所有的内部组件提供时钟源，保证足够驱动能力和最小时钟偏移BACK7（4）M4KRAMBACK支持以下特性：4,608RAMbits250MHz执行频率真双口存储器普通双口存储器单口

3、存储器字节使能奇偶校验位移位寄存器FIFO缓冲ROM混合时钟模式8三、FPGA设计流程（1）设计规范）设计规范（2）设计输入（3）功能仿真（4）逻辑综合（5）布局布线（6）时序分析（7）在系统测试Technology Map Viewer分析工具：Early Timing EstimateTiming Analyzer Tool仿真工具：Waveform EditorModelsim输入工具：Block&Symbol Editor,TextEditor(VHDL,Verilog)辅助分析工具：RTL Viewer，State Machine管脚约束：Pin planner,Assignment

4、 Editor优化设计：Design Space ExplorerResource Optimization Adviser手动工具：Chip Editor，Timimg Closure Floorplan优化工具：Design Space ExplorerTiming Optimization AdviserNEXT9（1）设计规范n系统中所处的位置及功能n内部功能框图n资源估计n时序估计n接口描述A、硬件：连接关系，功耗，I/O引脚的描述（驱动能力、电平等）B、软件：操作方法，时序配合n测试项目BACK10Block&SymbolEditorBACK11TextEditor(VHDL,Ve

5、rilog)BACK12RTLViewerBACK13StateMachineBACK14（3）功能仿真RTL代码逻辑仿真器调用模块的行为仿真模型测试数据测试程序（test bench）BACK15（4）逻辑综合RTL代码逻辑综合器调用模块的黑盒子接口设置综合目标和约束条件EDIF网表（netlist）HDL网表（netlist）BACK16TechnologyMapViewerBACK17（5）布局布线逻辑综合器EDIF网表（netlist）FPGA厂家工具调用模块的综合模型设置布局布线约束条件HDL网表（netlist）SDF文件（标准延时格式）下载/编程文件BACK18Assignmen

6、tEditorBACK19DesignSpaceExplorerBACK20ChipEditorBACK21TimimgClosureFloorplanBACK22（6）时序分析FPGA厂家工具HDL网表（netlist）SDF文件（标准延时格式）逻辑仿真器测试数据FPGA基本单元仿真模型测试程序（test bench）BACK23TimingAnalyzerToolBACK24WaveformEditor&ModelsimBACK25四、五大设计思想（1）Top-down结构化（2）乒乓操作（3）串并转换（4）流水线操作（5）数据接口同步化NEXT26（1）Top-down结构化design

7、src（源代码）core（功能核）sim（仿真）doc(过程文档)dev（器件文件）lib（原始库）funcsim（功能仿真）parsim（功能仿真）系 统 级 设 计 模 块 模 块 模 块 模 块 模 块 模 块 模 块 C 模 块 模 块 模 块 TOP_DOWN设计思想 BACK27（2）乒乓操作BACK28（3）串并转换通过DPRAM实现数据流的串并转换，而且由于使用了DPRAM，数据的缓冲区可以开得很大，对于数量比较小的设计可以采用寄存器完成串并转换。是面积与速度互换原则的体现！BACK29（4）流水线操作BACK30（5）数据接口同步化n1.同步电路比较容易使用寄存器的异步复位/

8、置位端，以使整个电路有一个确定的初始状态；n2.在可编程逻辑器件中，使用同步电路可以避免器件受温度，电压，工艺的影响，易于消除电路的毛刺，使设计更可靠，单板更稳定；n3.同步电路可以很容易地组织流水线，提高芯片的运行速度，设计容易实现；31不同步的风险32双触发器同步器33快时钟域信号到慢时钟域信号传输失败34快时钟域信号到慢时钟域信号同步上图下图35多控制信号下数据交换失败36多控制信号同步方法37多数据交换方法（1）握手机制（2）FIFO方式速度匹配或数据宽度匹配。BACK38五、状态机（1）设计状态机步骤（2）采用状态转移图或ASM设计（3）状态编码（4）状态机的类型（5）状态机的风格（

9、6）其他注意事项NEXT39（1）设计状态机步骤1、深入的理解问题（Understandtheproblem）。2、获得一个对状态机的理论性的描述（ObtainanabstractrepresentationoftheFSM）。如状态转移图或时序图。3、对状态机进行优化（Performstateminimization.）。4、进行状态编码的赋值（Performstateassignment）。编码方式好坏决定了执行的速度。5、选择何种类型来实现状态机（ChoosefittypesforimplementingtheFSM）。6、实现有限状态机（Implementthefinitestatem

10、achine）。BACK40（2）采用状态转移图或ASM设计4位二进制同步计数器状态转移图ASM图BACK41（3）状态机编码1顺序编码。2格雷码编码。3独热编码（one-hot）。4其他（江逊计数器等）。在小设计中可以考虑使用Gray码或one-hot。大设计中，由于现在技术进步几乎不用考虑逻辑资源不够的问题，可以考虑使用one-hot编码以提高速度。至于顺序二进制编码，一般不予考虑。BACK42（4）状态机类型状态组合逻辑CLKInputOutputCurrentStateNext State组合逻辑输出外部输入1、moore状态机（与当前输入有关）432、mealy状态机（与当前输入无关

11、）组合逻辑状态组合逻辑CLKInputCurrent StateOutputNext State外部输入外部输出BACK44（5）状态机风格n一段式一个always模块完成输出及状态转移；必须要综合考虑现态在何种状态转移条件下会进入哪些次态，然后在每个现态的case分支下分别描述每个次态的输出。n两段式一个always 模块采用同步时序描述状态转移；另一个模块采用组合逻辑判断状态转移条件。n三段式在两段式基础上使用同步时序逻辑寄存FSM的输出；使FSM做到了同步寄存器输出，消除了组合逻辑输出的不稳定与毛刺的隐患，而且更利于时序路径分组。BACK45（6）其他注意事项n对于所有的输出信号在每一个

12、时钟周期的取值，都必须作出非常明确的定义ncase与default，if与elsen代码优化为4输入组合逻辑BACK46FPGA设计的安全性辐射效应主要有：（1）总剂量效应（2）单粒子翻转（3）单离子闩锁（4）单-粒子功能中断（5）单粒子烧毁（6）单粒子瞬态脉冲（7）位移损伤47可靠性设计n整体屏蔽减少辐射n冗余设计48可靠性设计n防止关键电路引起的抖动A、内部复位电路尽可能使用同步复位;B、控制线尽可能配合使能信号线使用;C、组合逻辑数据在锁存时尽可能配合使能信号n逻辑和算术运算的设计Berber预测法、余数判断法检测法、奇偶校验等n自检模块n系统监控与重配置49总结nFPGA是一种可编程硬

13、件，深入理解器件的结构有助于设计n严格遵守设计流程，充分利用工具n在整个设计中贯穿五大设计思想n状态机的编码、类型、风格和设计思路决定了能否设计出高效的状态机nFPGA在设计中需要考虑安全性50通讯表决电路设计刘志凯2008年8月51一、实现的功能1、基本功能：n对CPU1、CPU2向BTM的通讯路径进行表决，CPU1和CPU2通过并行总线将需要表决的数据写入VOTER1，VOTER1在内部表决通过后以串行总线方式发送给BTM；n对CPU1、CPU2向DMI的通讯路径进行表决，CPU1和CPU2通过并行总线将需要表决的数据写入VOTER1，VOTER1在内部表决通过后以串行总线方式发送给DMI

14、；n生成同步脉冲信号和转速脉冲计数更新信号，在初始时刻延迟10s，随后每隔10ms向两CPU同时发送0.01ms的低电平同步脉冲；n将ETHERNET和UART的中断信号IRQ及应答信号IACK通过数据线上报给CPU。2、安全功能：n表决电路监测两个CPU向BTM发送数据内容的一致性，当接收的数据内容不一致时，表决电路就发送给CPU故障诊断信息；n表决电路监视两个CPU写入数据的时间差是否超时，当在一个周期内，表决电路在10ms之内没有接收到来自两个CPU传来的完整数据包时会报超时故障；n为了检查数据的故障，内部具有CRC32校验器（BTM表决），CRC-CCITT校验器（DMI表决）；n内部

15、数据比较表决电路带有故障自诊断功能，在每次进行比较表决之前，先检查该电路是否存在故障（通过一组不同数据检测是否表决出不一致），当出现故障，故障诊断信息输出给CPU；n监视通信是否超时，若在400ms内没有下发数据时，即在四个周期内上述故障连续发生时，将判断通信超时错误，切断通讯。52二、系统框图53三、内部模块框图（1）同步脉冲产生模块Syncmodule；（2）译码模块DECODERmodule；（3）时钟模块CLOCKmodule；（4）BTM表决电路模块BTMvotermodule；（5）DMI表决电路模块DMIvotermodule；（6）UART控制模块UARTcontrolmodu

16、le。BTM votermoduleDMI votermoduleSync moduleCLOCKmoduleDECODER moduleUART control module54同步脉冲产生模块SyncmoduleBACK55译码模块DECODERmoduleBACK56时钟模块CLOCKmoduleBACK57UART控制模块UARTcontrolmoduleBACK58BTM表决电路模块BTMvotermodulebtm_cpuinterfaceCPU1rst_n控制总线地址总线btm_timerbtm_crcbtm_comparebtm_faultbtm_cpuinterfaceCPU2rst_n控制总线地址总线btm_communicationbtm_dmi_clockCPU1btm_dmi_ctrCPU2btm_dmi_ctrbtm_crc数据总线数据总线doutbtm_comtimer59CPU接口模块btm_cpuinterfaceBACK6010ms定时监视模块btm_timerBACK61CRC校验模块btm_crcBACK62比较模块btm_compareBACK63串行通讯模块btm_communicationBACK64通讯超时监视模块btm_comtimerBACK65故障报告模块btm_faultBACK66