调试用系统任务和常用编译预处理语句课件.ppt

1、1第7章 调试用系统任务和常用编译预处理语句27.1 系统任务$monitor系统任务$monitor格式：$monitor(p1,p2,.，pn);$monitor;$monitoron;$monitoroff;当启动一个带有一个或多个参数的$monitor任务时，仿真器则建立一个处理机制，使得每当参数列表中变量或表达式的值发生变化时，整个参数列表中变量或表达式的值都将输出显示。如果同一时刻，两个或多个参数的值发生变化，则在该时刻只输出显示一次。37.2.1时间尺度 timescaletimescale命令用来说明跟在该命令后的模块的时间单位和时间精度。格式如下：timescale/在这条命

2、令中，时间单位参量是用来定义模块中仿真时间和延迟时间的基准单位的。时间精度参量是用来声明该模块的仿真时间的精确程度的，该参量被用来对延迟时间值进行取整操作(仿真前)，因此该参量又可以被称为取整精度。另外时间精度至少要和时间单位一样精确，时间精度值不能大于时间单位值。在timescale命令中，用于说明时间单位和时间精度参量值的数字必须是整数，其有效数字为1、10、100，单位为秒(s)、毫秒(ms)、微秒(us)、纳秒(ns)、皮秒(ps)、飞秒(fs)。7.2 时间度量系统函数$time和$realtime4例7.10timescale 1ns/1ps在这个命令之后，模块中所有的时间值都表示

3、是1ns的整数倍。这是因为在timescale命令中，定义了时间单位是1ns。模块中的延迟时间可表达为带三位小数的实型数，因为 timescale命令定义时间精度为1ps.例7.11timescale 10us/100ns在这个例子中，timescale命令定义后，模块中时间值均为10us的整数倍。因为timesacle 命令定义的时间单位是10us。延迟时间的最小分辨度为十分之一微秒(100ns)，即延迟时间可表达为带2位小数的实型数。5 timescale 10ns/1nsmodule ex7_12;reg set;parameter d=1.55;initial begin#d set=

4、0;#d set=1;endendmodule经过取整操作，存在参数d中的延迟时间实际上是16ns。仿真时刻16ns时，set被赋值0；仿真时刻32ns时被赋值1。6系统函数$time$time可以返回一个64比特的整数来表示的当前仿真时刻值。该时刻是以模块的仿真时间尺度为基准的$realtime系统函数$realtime和$time的作用是一样的，只是$realtime返回的时间数字是一个实型数，该数字也是以时间尺度为基准的。7timescale 10ns/1nsmodule ex7_1;reg set;parameter p=1.6;initial begin$monitor($time,

5、set=,set);#p set=0;#p set=1;endendmodule运行结果0 set=x2 set=03 set=1仿真图上可以看到set变为0和1的时刻分别是16ns和32ns8timescale 10ns/1nsmodule ex7_2;reg set;parameter p=1.6;initial begin$monitor($realtime,set=,set);#p set=0;#p set=1;endendmodule0 set=x1.6 set=03.2 set=197.3 系统任务$finish格式：$finish;$finish(n);系统任务$finish的作

6、用是退出仿真器，返回主操作系统，也就是结束仿真过程。任务$finish可以带参数，根据参数的值输出不同的特征信息。如果不带参数，默认$finish的参数值为1。0 不输出任何信息1 输出当前仿真时刻和位置2 输出当前仿真时刻，位置和在仿真过程中所用memory及CPU时间的统计107.4 系统任务$stop格式：$stop;$stop(n);$stop任务的作用是把EDA工具(例如仿真器)置成暂停模式，在仿真环境下给出一个交互式的命令提示符，将控制权交给用户。这个任务可以带有参数表达式。根据参数值(0，1或2)的不同，输出不同的信息。参数值越大，输出的信息越多。117.5系统任务$readme

7、mb和$readmemh在Verilog HDL程序中有两个系统任务$readmemb和$readmemh用来从文件中读取数据到存贮器中。这两个系统任务可以在仿真的任何时刻被执行使用，其使用格式共有以下六种：1)$readmemb(,);2)$readmemb(,);3)$readmemb(,);4)$readmemh(,);5)$readmemh(,);6)$readmemh(,);12在这两个系统任务中，被读取的数据文件的内容只能包含：空白位置(空格，换行，制表格(tab)，注释行(/形式的和/*.*/形式的都允许)，二进制或十六进制的数字。数字中不能包含位宽说明和格式说明，对于$read

8、memb系统任务，每个数字必须是二进制数字，对于$readmemh系统任务，每个数字必须是十六进制数字。数字中不定值x或X，高阻值z或Z，和下划线_的使用方法及代表的意义与一般Verilog HDL程序中的用法及意义是一样的。另外数字必须用空白位置或注释行来分隔开。当地址出现在数据文件中，其格式为字符“”后跟上十六进制数。如：hh.h13init.dat的内容00211111111 0101010100000000 101010100061111zzzz 0000111114/*因为数据文件里的数据少，因此给出警告*/module test2_read;reg7:0 memory0:7;int

9、eger i;initialbegin$readmemb(init.dat,memory,0,7);for(i=0;i=7;i=i+1)$display(Memory%d=%b,i,memoryi);endendmodule 15#*Warning:(vsim-PLI-3408)Too few data words read at line 7 of init.dat.Expected 8,found 6.:C:/Modeltech_6.0/examples/verilog6/ch6/test2_read.v(9)#Time:0 ns Iteration:0 Instance:/test2_r

10、ead#Memory 0=xxxxxxxx#Memory 1=xxxxxxxx#Memory 2=11111111#Memory 3=01010101#Memory 4=00000000#Memory 5=10101010#Memory 6=1111zzzz#Memory 7=0000111116/*本程序仿真时因为数据文件中的地址在系统任务之地址参数说明的范围之外，因此提示警告。*/module test_read;reg7:0 memory0:7;integer i;initialbegin$readmemb(init.dat,memory,2,5);for(i=0;i0。它给出了一个范围

11、在（-b+1):(b-1)中的随机数。下面给出一个产生随机数的例子：reg23:0 rand;rand=$random%60;上面的例子给出了一个范围在59到59之间的随机数19值在0到59之间的随机数用如下方法产生reg23:0 rand;rand=$random%60;207.7 编译预处理Verilog HDL语言和C语言一样也提供了编译预处理的功能。“编译预处理”是Verilog HDL编译系统的一个组成部分。Verilog HDL语言允许在程序中使用几种特殊的命令(它们不是一般的语句)。Verilog HDL编译系统通常先对这些特殊的命令进行“预处理”，然后将预处理的结果和源程序一起

12、再进行通常的编译处理。在Verilog HDL语言中，为了和一般的语句相区别，这些预处理命令以符号“”开头(注意这个符号是不同于单引号“”)。这些预处理命令的有效作用范围为定义命令之后到本文件结束或到其它命令定义替代该命令之处。21宏定义 define用一个指定的标识符(即名字)来代表一个字符串，它的一般形式为:define 标识符(宏名)字符串(宏内容)如：define signal stringdefine WORDSIZE 8modulereg1:WORDSIZE data;/这相当于定义 reg1:8 data;22module test;reg a,b,c,d,e,out;defin

13、e expression a+b+c+d;assign out=expression+e;.endmodule/*经过宏展开以后，该语句为：assign out=a+b+c+d;+e;显然出现语法错误。*/23module test;reg a,b,c;wire out;define aa a+bdefine cc c+aa assign out=cc;endmodule/这样经过宏展开以后，assign语句为assign out=c+a+b;24moduledefine typ_nand nand#5 /define a nand with typical delay typ_nand g1

14、21(q21,n10,n11);endmodule/经过宏展开以后，该语句为：nand#5 g121(q21,n10,n11);257.7.2“文件包含”处理include所谓“文件包含”处理是一个源文件可以将另外一个源文件的全部内容包含进来，即将另外的文件包含到本文件之中。Verilog HDL语言提供了include命令用来实现“文件包含”的操作。其一般形式为:include“文件名”26(1)文件aaa.vmodule aaa(a,b,out);input a,b;output out;wire out;assign out=a b;endmodule27include aaa.vmod

15、ule bbb(c,d,e,out);input c,d,e;output out;wire out_a;wire out;aaa aaa(.a(c),.b(d),.out(out_a);assign out=e&out_a;endmodule28module aaa(a,b,out);input a,b;output out;wire out;assign out=a b;endmodulemodule bbb(c,d,e,out);input c,d,e;output out;wire out_a;wire out;aaa aaa(.a(c),.b(d),.out(out_a);assign out=e&out_a;endmodule