054电平异步时序逻辑电路设计课件.ppt

1、53 电平异步时序逻辑电路的设计u 1 1建立原始流程表建立原始流程表根据原始时间图或总态图形成流程表，建立过程根据原始时间图或总态图形成流程表，建立过程如下：如下：v 画出典型输入、输出时间图并设立相应状态画出典型输入、输出时间图并设立相应状态画时间图时应正确体现设计要求，满足画时间图时应正确体现设计要求，满足不允许两不允许两个或两个以上输入信号同时变化个或两个以上输入信号同时变化的约束条件，并尽可的约束条件，并尽可能能反映输入信号在各种取值下允许发生的变化反映输入信号在各种取值下允许发生的变化。531 设计步骤例：例：某电平异步时序电路有两个输入某电平异步时序电路有两个输入 x x1 1

2、和和 x x2 2，一，一个输出个输出 Z Z。输入输出关系为：当。输入输出关系为：当 x x1 1x x2 2 的变化序列的变化序列为为 000111 000111 时时 ，Z=1Z=1，否则，否则 Z=0 Z=0。画出典型输入、输出时间图，并设立相应状态。画出典型输入、输出时间图，并设立相应状态。v 建立原始流程表建立原始流程表 画出画出原始流程表原始流程表，填入，填入稳态稳态和和相应输出相应输出 填入填入非稳态非稳态并指定非稳态下的并指定非稳态下的输出输出 填入填入无关状态无关状态和和无关输出无关输出解：解：画出典型输入、输出时间图，并设立相应状态画出典型输入、输出时间图，并设立相应状态

3、 t0 t1 t2 t3 t4 t5 t6 t7 t8 t9 t10 x1x2 00 10 00 01 11 10 11 01 00 10 11 x1 x2 Z 例：例：某逻辑电路有两个输入某逻辑电路有两个输入 x x1 1 和和 x x2 2，一个输出，一个输出 Z Z。输入。输入输出关系为：当输出关系为：当 x x1 1x x2 2=00 =00 时时 Z=0Z=0，此后，此后 x x1 1x x2 2=01 =01 或或 x x1 1x x2 2=10 =10 时时 Z=1Z=1；当；当 x x1 1x x2 2=11 =11 时时 Z=1Z=1，此后，此后 x x1 1x x2 2 =

4、01=01 或或 x x1 1x x2 2=10 =10 时时 Z=0Z=0。作出此电路流程表。作出此电路流程表。二次状态二次状态激励状态激励状态 Y/输出输出 ZYx1x2=00 x1x2=01x1x2=11x1x2=101234561/03/16/04/12/15/0 建立原始流程表建立原始流程表 作原始流程表，填入稳态和相应输出作原始流程表，填入稳态和相应输出 时间图中标出时间图中标出 6 个稳态，将各稳态和输出填入表内个稳态，将各稳态和输出填入表内与二次状态、输入取值对应的行、列位置。与二次状态、输入取值对应的行、列位置。填入非稳态及输出，完善流程表。填入非稳态及输出，完善流程表。根据

5、状态转移关系和非稳态下输出法则，在流程表中填根据状态转移关系和非稳态下输出法则，在流程表中填入非稳态及输出。入非稳态及输出。二次状态二次状态激励状态激励状态 Y/输出输出 ZYx1x2=00 x1x2=01x1x2=11x1x2=101234561/01/d1/d1/01/03/d3/16/d6/04/14/14/14/d4/d2/d2/15/d5/0 填入无关状态和无关输出填入无关状态和无关输出对表中各稳态下输入变化不允许到达的列，填入无关对表中各稳态下输入变化不允许到达的列，填入无关状态和输出状态和输出“d”。二次状态二次状态激励状态激励状态 Y/输出输出 ZYx1x2=00 x1x2=0

6、1x1x2=11x1x2=101234561/01/d1/dd/d1/01/03/dd/d3/16/dd/d6/0d/d4/14/14/14/d4/d2/d2/1d/d5/d5/0 d/du2 2化简流程表化简流程表原始流程表的化简建立在状态相容基础上。原始流程表的化简建立在状态相容基础上。原始流程表的原始流程表的每一行代表一个稳态每一行代表一个稳态，相容状态，相容状态的概念被引申到的概念被引申到相容行相容行的概念。的概念。相容行：相容行：如果原始流程表中两行（或多行）的如果原始流程表中两行（或多行）的每一列的每一列的激励状态激励状态和和输出状态输出状态都是相容的，那么这都是相容的，那么这两行

7、就是相容行。两行就是相容行。在在检查激励状态检查激励状态时，按以下原则确定稳态、非时，按以下原则确定稳态、非稳态和任意状态的相容性。稳态和任意状态的相容性。稳态稳态 i 和非稳态和非稳态 i 相容，合为稳态相容，合为稳态 i 若稳态若稳态 i 与稳态与稳态 j 相容，则稳态相容，则稳态 i 与非稳与非稳态态 j 相容，非稳态相容，非稳态 i、j 相容相容 稳态稳态 i 和非稳态和非稳态 i 均与任意状态均与任意状态“d”相容相容 任意状态任意状态“d”与任意状态与任意状态“d”相容相容引入相容行概念后，原始流程表的化简与不完引入相容行概念后，原始流程表的化简与不完全给定状态表的化简过程相同，其

8、一般步骤为：全给定状态表的化简过程相同，其一般步骤为：作作隐含表隐含表，找出，找出相容行相容行；作作合并图合并图，求出，求出最大相容行类最大相容行类；从相容行类中选择一个从相容行类中选择一个最小闭覆盖最小闭覆盖；作出作出最简流程表最简流程表。解：解：作隐含表，找出相容行作隐含表，找出相容行。2 3 4 2,5 3,65 2,5 6 3,6 1 2 3 4 52,5 3,6根据相容行判断规则，经顺根据相容行判断规则，经顺序比较和关联比较，可找出序比较和关联比较，可找出相容行对。（表中打相容行对。（表中打“”处为相容行对）处为相容行对）例：例：化简原始流程表化简原始流程表 作合并图，求最大相容类作

9、合并图，求最大相容类 1 2 36 5 4 最大相容类为：最大相容类为：(1，2，3)、(4，5，6)、(2，6)，(3，5)。（略）从三个最大相容类中挑选（略）从三个最大相容类中挑选(1，2，3)、(4，5，6)的的集合，可满足覆盖、最小、闭合条件，因此为原始流程表的集合，可满足覆盖、最小、闭合条件，因此为原始流程表的最小闭覆盖。最小闭覆盖。作出最简流程表作出最简流程表 将最小闭覆盖中的两个最大相容类将最小闭覆盖中的两个最大相容类(1，2，3)、(4，5，6)分别用分别用A、B 表示，代入原始流程表，可得最简流程表。表示，代入原始流程表，可得最简流程表。二次状态二次状态激励状态激励状态 Y/

10、输出输出 Zyx1x2=00 x1x2=01x1x2=11x1x2=10ABA/0A/0A/1B/0B/1B/1A/1B/0 选择最小闭覆盖选择最小闭覆盖u3 3状态编码状态编码根据化简后的状态数目确定根据化简后的状态数目确定二进制代码的位数二进制代码的位数，并选择并选择状态分配方案状态分配方案，将每个状态用一个二进制代，将每个状态用一个二进制代码表示。码表示。在同步时序逻辑电路设计中，选择分配方案在同步时序逻辑电路设计中，选择分配方案主要考虑化简。而在电平异步时序逻辑电路设主要考虑化简。而在电平异步时序逻辑电路设计中，选择分配方案主要考虑临界竞争。计中，选择分配方案主要考虑临界竞争。为消除临

11、界竞争，在确定分配方案时采用为消除临界竞争，在确定分配方案时采用相邻相邻状态，相邻分配状态，相邻分配方法。方法。相邻状态：相邻状态：是指稳态下输入取值作相邻变化时，是指稳态下输入取值作相邻变化时，需要直接转换的状态。需要直接转换的状态。相邻分配：相邻分配：是指分配给相邻状态的代码，为相邻是指分配给相邻状态的代码，为相邻代码（仅一位不同）。代码（仅一位不同）。按此原则，可保证状态转移时仅有一个状态按此原则，可保证状态转移时仅有一个状态变量变化，可避免竞争。变量变化，可避免竞争。为了体现各状态的相邻关系，用圆圈表示状态，为了体现各状态的相邻关系，用圆圈表示状态，用线段连接两个相邻状态，可得到用线段

12、连接两个相邻状态，可得到状态相邻图状态相邻图。例：例：对下列流程表进行状态编码。对下列流程表进行状态编码。二次状态二次状态激励状态激励状态 Y/输出输出 Zyx1x2=00 x1x2=01x1x2=11x1x2=10ABCDAACCABADBBDDCBCD根据根据“相邻状态相邻状态 相邻分配相邻分配”原则，流程表中原则，流程表中 A A、B B，A A、C C，C C、D D 为相邻状态。由此可作出为相邻状态。由此可作出状态相状态相邻图邻图。A CB D根据根据“相邻分配相邻分配”原则，为原则，为 A、B，A、C，C、D 分配的二进制代码应为相分配的二进制代码应为相邻代码，并确定状态分配方案。

13、邻代码，并确定状态分配方案。二次状态二次状态激励状态激励状态 Y2 Y1y2 y1x2x1=00 x2x1=01x2x1=11x2x1=100 00 11 11 000001010001111000101111110011110 0 101 Y2Y1 A C B D将流程表中的状态用相应的二进制编码表示，可得将流程表中的状态用相应的二进制编码表示，可得对应的二进制流程表。对应的二进制流程表。u 4 4确定激励状态和输出函数表达式确定激励状态和输出函数表达式可根据二进制流程表作出激励函数、输出函数可根据二进制流程表作出激励函数、输出函数卡诺图，经化简后可得到激励函数、输出函数最简卡诺图，经化简后

14、可得到激励函数、输出函数最简表达式。表达式。如上例中，如上例中，1121122212212yxxyxxyxyyyxY1212112xxyxyxY5.3.2 电平异步时序逻辑电路设计举例例：例：用与非门设计一个单脉冲发生器。电路输入用与非门设计一个单脉冲发生器。电路输入 x1、x2，输出，输出 Z。不按按钮（不按按钮（x1=0）时，脉冲被）时，脉冲被封锁；按下按钮并释放（封锁；按下按钮并释放（x1 由由 0 1 再由再由 1 0）后，输入端将一个完整脉冲送输出端后，输入端将一个完整脉冲送输出端 Z。每启动一。每启动一次，必须在输出一个完整脉冲后才可再次启动。次，必须在输出一个完整脉冲后才可再次启

15、动。脉冲源脉冲源 x2 单脉冲输出单脉冲输出手动控制手动控制x1单脉冲发生器单脉冲发生器解：解：建立原始流程表。根据题意可作出典型输建立原始流程表。根据题意可作出典型输入、输出时间图。入、输出时间图。t0 t1 t2 t3 t4 t5 t6 t7 t8 t9 t10 t11 t12x2 x1Z 规定每启动一次，必须输出一个完整脉冲后才能再次启规定每启动一次，必须输出一个完整脉冲后才能再次启动，所以在稳态动，所以在稳态不允许输入从不允许输入从 10 11，在稳态，在稳态不允许不允许输入从输入从00 01，在稳态，在稳态不允许输入从不允许输入从 10 11，故在流，故在流程表响应位置上填入任意状态

16、和任意输出程表响应位置上填入任意状态和任意输出“d”。不允许出。不允许出现的状态进行同样处理。现的状态进行同样处理。二次状态二次状态激励状态激励状态 Y/输出输出 ZYx1x2=00 x1x2=01x1x2=11x1x2=1012345671/01/06/0d/d6/06/01/d3/0d/d3/03/0d/dd/dd/dd/d4/04/04/0d/dd/dd/d2/02/0d/d5/05/07/d7/1 化简流程表化简流程表 根据相容行判断法则，可作出隐含表，从隐含表可得根据相容行判断法则，可作出隐含表，从隐含表可得相容行对为相容行对为 (1(1，2)2)、(3(3，4)4)、(3(3，5)

17、5)、(3(3，6)6)、(4(4，5)5)，据此可作出状态合并图，其最大相容行类为据此可作出状态合并图，其最大相容行类为 (1(1，2)2)、(3(3，4 4，5)5)、(3(3，6)6)、(7)(7)。1 7 26 3 5 4 2 3 1,6 1,6 4 2,5 2,5 5 1,6 6 2,7 5,7 5,77 1,6 5,7 1,6 1 2 3 4 5 61,62,51,62,7根据选择最小闭覆盖条件，选择相容行类集合根据选择最小闭覆盖条件，选择相容行类集合(1，2)、(3，4，5)、(6)、(7)。将相容行类分别用。将相容行类分别用 A、B、C、D 表示，可表示，可得最简流程表。得最简

18、流程表。二次状态二次状态激励状态激励状态 Y/输出输出 ZYx1x2=00 x1x2=01x1x2=11x1x2=10ABCDA/0C/0C/0A/dB/0B/dd/dd/dB/0B/dd/dd/dA/0B/0D/dD/1 状态编码状态编码根据流程表作出状态相邻图。设二次状态用根据流程表作出状态相邻图。设二次状态用 y2、y1 表表示，示，A、B、C、D 分别用分别用 00、01、11、10 表示，将状态编表示，将状态编码代入最简流程表，得二进制流程表。码代入最简流程表，得二进制流程表。A DB C二次状态激励状态 Y2 Y1 /输出 Zy2 y1x2x1=00 x2x1=01x2x1=11x

19、2x1=100 00 11 11 000/011/011/000/d01/001/0d/d d/d 01/001/0d/dd/d00/001/010/d10/1 确定激励函数和输出函数表达式确定激励函数和输出函数表达式根据二进制流程表，作出激励函数和输出函数卡诺图：根据二进制流程表，作出激励函数和输出函数卡诺图：00d010d01dd10dd1 x2 x1 Y2y2 y1 00 01 11 1000 01 11 10d11D11111dD0ddd1 x2 x1 Y1y2 y1 00 01 11 1000 01 11 10000000000dddddd1 x2 x1 Zy2 y1 00 01 11 1000 01 11 10根据卡诺图化简，可得到激励函数和输出函数表达式：根据卡诺图化简，可得到激励函数和输出函数表达式：11222122222yxxyxyyxyxY1221121211yyxxyyyxxY2222yxyxZ 画出逻辑电路图画出逻辑电路图将激励函数和输出函数表将激励函数和输出函数表达式书写为达式书写为“与非与非 与与非非”表达式，用与非门实表达式，用与非门实现给定功能的逻辑电路。现给定功能的逻辑电路。