五章CPU的结构-课件.ppt

1、第五章第五章 CPU CPU的的结构结构 5.1 CPU的的组成组成 5.2 多级时序与时序系统多级时序与时序系统 5.3 小结小结5.1 CPU5.1 CPU的的组成组成5.1.1 CPU5.1.1 CPU的功能的功能5.1.2 CPU5.1.2 CPU的组成的组成5.1.3 CPU5.1.3 CPU内部数据通路组成内部数据通路组成 5.1.1 CPU5.1.1 CPU的功能的功能 CPU的功能主要体现在两个方面:控制器的作用是决定全机在什么时间，根据什么条件，发出那些微指令，做什么事。运算器的作用是在控制器的指挥下完成所选定的处理功能。控制程序中的指令按流程顺序执行是CPU功能的最终表现形

2、式。指令执行流程指令执行流程取指令有显式寻址否需保存结果否有中断否取操作数执行指令保存结果否否否否开始有指令待执行否中断服务根据PC内容由存储器取得待执行指令根据地址码内容，按寻址方式取得操作数根据操作码内容，进行指定的操作根据结果的寻址方式，将结果保存到指定位置完成指定的中断功能5.1.2 CPU5.1.2 CPU的组成的组成CPU内部一般包括以下几个部分运算器寄存器组控制器中断系统时序部件运算器运算器实现指令系统所提供的算术/逻辑运算一般组织成以下三个层次：ALU移位器移位器/寄存器移位器/寄存器操作数操作数选择命令功能选择选择命令选择命令初始进位通过控制信号实现左移、右移或直传功能 在控

3、制信号的控制下进行不同的功能运算 决定接受哪个寄存器的内容 寄存器组寄存器组 用于保存数据、临时计算结果、指令、控制信息和状态信息。(1)用于处理的寄存器通用寄存器组 暂存器(2)用于控制的寄存器 指令寄存器（Instruction Register）程序计数器（Program Counter）程序状态字（Program Status Word）(3)用于主存接口的寄存器。地址寄存器（MAR）数据寄存器（MDR）控制器控制器 从用户角度看，计算机的工作表现为执行指令序列。从内部物理层看，指令的读取和执行表现为信息的传送，相应地形成两大信息：控制流与数据流。因此，CPU中控制器的任务是根据控制流

4、产生微操作命令序列，控制指令功能所要求的数据传送，在数据传送至运算部件时完成运算处理。中断系统中断系统 中断的作用是为了响应和处理外部设备请求或异常事件，在处理器内部设置中断系统用于处理与中断相关的中断判优、中断转换、中断屏蔽等相关功能，现在某些机型里，将有关的硬件部分的由处理器转移到外部芯片，有关内容见第七章。时序部件时序部件 根据计算机的工作流程不同时间发出不同的微操作命令，完成不同的工作内容，如何区分不同微操作信号发出的先后，依据就是时间。可知计算机的工作是需要分步执行地，许多操作需要严格的定时控制，例如在规定的时刻将已经稳定的运算结果打入某个寄存器。时序部件就是用于产生周期节拍、脉冲等

5、时序信号的部件，该部件也称为时序发生器。它包含一个脉冲源和一组计数分频逻辑。脉冲源又称主振荡器，它提供CPU的时钟基准。主振的输出经过一系列计数分频，产生所需的时钟周期或持续时间更长的工作周期信号。主振产生的时钟脉冲与周期节拍信号、控制条件、机器状态相综合，可以产生所需的各种工作脉冲。5.1.3 CPU5.1.3 CPU内部数据通路组成内部数据通路组成 在确定一台计算机的总体结构的时候，主要考虑这样几个方面问题：设置那些部件；各部件间如何传递信息（即数据通路）；主机与外围设备之间如何实现信息传送；如何形成微操作命令序列；前三个问题与机器指令系统设计有密切的关系；后一个问题涉及到设计策略，即选择

6、硬连线控制器方式或微程序控制方式。但可以认为，数据通路结构是总体结构设计的核心。5.1.3 CPU5.1.3 CPU内部数据通路组成内部数据通路组成CPU内部总线CPU的典型数据通路结构 实例：8085的部件设置和数据通路结构 CPUCPU内部总线内部总线 中央处理器内部的各个功能部件之间若是孤立隔离的，则不能实现信息传送，处理器的功能均不能正常实现，各部件之间如何连接起来实现信息传送呢？相应的数据传送结构称为数据通路结构。在CPU内部结构比较简单的情况下，只设置一组数据传送总线，用于连接CPU内的寄存器与算术/逻辑运算部件，有的称为ALU总线。在较复杂的CPU内，为了提高工作速度，可能设置几

7、组总线，有的CPU中包含控制用存储器与内存管理所需的地址变换部件，除了数据总线之外，还设有专门传送地址信息的地址总线。内部总线的信息传送，由控制器发出微操作命令进行控制管理。CPU内的时序系统部件，发出统一的时序信号（如周期、节拍、脉冲），对内部总线进行同步控制。在CPU设计制造出来之后，内部数据通路结构也就不再变化，所以不必考虑部件的扩展问题。CPUCPU的典型数据通路结构的典型数据通路结构（1）不采用CPU总线结构（2）单组内总线、分立寄存器结构（3）单组内总线、集成寄存器结构（4）多组内总线结构（1 1）不采用不采用CPUCPU总线结构总线结构 在某些功能较弱、结构简单的处理器内部数据通

8、路并未采用总线结构，在确定各功能部件的组成后，根据各指令的功能，分析出所有指令的执行过程的数据传送需求，在所有可能产生数据传送的部件之间建立通路。通路的通与断由控制器通过控制通路中三态门或集成电路开路（OC）器件来控制。此种方法的通路复杂，控制信号繁多，不便于控制器的设计，而且不便于系列机的构造，此种方法以不存在。（2 2）单组内总线、分立寄存器结构单组内总线、分立寄存器结构MDRMARPCIRCU时钟选择器选择器R1移位器ALU状态信息控制信号R2寄存器分别独立设置，采用一组单向的数据总线，以ALU为内部数据传送通路的中枢（3 3）单组内总线、集成寄存器结构）单组内总线、集成寄存器结构MDR

9、MARPCIRCU时钟锁存器锁存器移位器ALU状态信息控制信号R2R1.RN集成化寄存器组，一组双向数据总线,ALU输入端设置锁存器（4 4）多组内总线结构）多组内总线结构采用单总线结构的微处理器的优点是结构简单、控制容易，但每个操作步骤（每拍）只能完成一个基本的数据传送步骤，即由一个来源送到一至数个目的地，这就使微处理器的整体工作速度较低。对速度较高的微处理器，就可能需要设置多组分别独立内总线，这样一拍中可并行地实现几个不同的数据传送步骤，即可同时让几个来源地的数据分别送往各自不同的目的地。实例：8085的部件设置和数据通路结构 现在的处理器的结构复杂程度都远远的大于前述的典型结构，例如能够

10、预取若干条指令的指令队列、相应的操作数队列、存放微程序的控制ROM、多个运算部件、内存管理用的段地址运算部件及页地址运算部件、与外部系统总线的连接及控制、高速缓冲存储器Cache等。为了尽快地执行指令，需要在各类部件间建立多种内部总线，其上传送的信息内容可能是数据，或是指令代码，或是地址代码。中断控制串口I/O控制标志触发器(5)算术逻辑单元(ALU)临时寄存器(8)累加器(A寄存器)(8)指令寄存器(8)指令译码和机器周期编号B寄存器(8)C寄存器(8)D寄存器(8)E寄存器(8)H寄存器(8)L寄存器(8)堆栈指针(16)程序计数器(16)增/减地址锁存(16)地址缓冲器(8)数据/地址缓

11、冲器(8)时序与控制复位DMA状态控制CLKGenX2准备就绪复位输入复位输出X1CLK OutALES0S1IO/MRDWR锁存HLDAINTRINTARST 5.5RST 6.5RST 7.5TRAPSIOSOD8位内部数据总线AD0-7地址/数据总线A8-15地址/数据总线5.2 多级时序与时序系统5.2.1 时序控制方式 5.2.2 指令周期与多级时序 5.2.3 实例：8085 OUT指令的时序 5.2.1 5.2.1 时序控制方式时序控制方式同步控制方式 异步控制方式 联合控制方式 同步控制方式同步控制方式定义：任何一条指令或指令中的任何一个微操作的执行，都由事先确定且具有统一基准

12、时标的时序信号所控制的方式。特点：将时间划分成长度固定单位，CPU按严格的时间安排操作，在每个确定时间单位开始表示一批操作的开始，时间单位结束，这批操作也结束。各指令或操作步骤的切换以时间单位的切换为基准。应用场合：在CPU内部，一般只设置一个统一的时序信号系统，此时CPU内部各部件之间的信息传送由该时序信号统一控制。在一个计算机系统中，各外部设备内部往往采用同步控制。优点：同步控制方式的优点是时序关系较简单，控制逻辑在结构上易于集中，设计简单。缺点：由于采用统一的基准信号作为时间分配单位，在时间分配上可能存在不经济的问题。异步控制方式异步控制方式定义：各项操作所需时间分配，不受统一的时钟基准

13、的限制，各操作之间的衔接与部件之间的信息交换采用应答方式。特点：在异步控制涉及的范围内，没有统一的时间基准控制，但存在申请、响应、询问、问答等一类的应答关系。应用场合：一般应用于系统总线操作控制，因其所连接的设备速度差异较大，在它们之间或它们与CPU之间数据传送的对时间需求差异较大（不固定）。而很少将异步控制方式应用CPU内部或设备内部的时间控制。优点：时间分配效率高，能够按照不同部件、设备的实际情况分配时间。缺点：申请、应答所需的控制逻辑较复杂。联合控制方式联合控制方式 在实际应用中，往往在同步控制方式引入异步控制思想，形成联合控制方式。具体有以下几种形式：对于由CPU执行的指令来说，复杂程

14、度不同的指令，其执行时间相差很大。在CPU内部使用同步控制方式，采用固定的时间单位进行时间分配是不现实的。常见的处理方法是让它们分别占有不同数目的时间单位。在系统总线的操作方式中，有的总线操作包含应答控制、数据准备、传送等几个部分，因而在一次总线操作（总线周期）中包含几步操作（时钟周期）。此时若总线传输需要时间较长，在固定时间内不能完成，可插入一种延长状态，占一个或多个时钟周期。此时总线周期的长度则是视需要而定。此种方式是以固定时间分配为主，在必须情况下引入延迟，实现时间的按需分配思想。例如在总线中有一种三脉冲总线请求应答方式：若某设备申请使用总线，则发出请求脉冲；经过一到几个时钟周期，CPU

15、通过同一条总线发出相应脉冲；从下一时钟周期起，CPU脱离总线，允许申请者使用总线；经过若干个时钟周期，结束使用，该设备仍通过同一总线向CPU发出释放脉冲，表示释放总线；从下一时钟周期开始，CPU恢复总线控制权。由于以统一的固定时钟周期作为时序基础，应当视为同步控制方式的范畴，但这种“请求响应释放”的应答方式，以及应答过程中时间可随需要而变化，则应当属于异步应答思想。按需分配不同数目的时钟周期。插入延迟周期。在同步控制中也可以引入异步应答思想5.2.2 5.2.2 指令周期与多级时序指令周期与多级时序指令周期指令周期 多级时序系统多级时序系统多级时序的形成多级时序的形成 指令周期指令周期定义：C

16、PU每取出一条指令并执行该指令的时间 MOV指令周期ADD指令周期CMP指令周期三条顺序执行指令的指令周期示意(图中的阴影为空闲时间)由于不同指令的功能不同，操作复杂程度不同，所需执行时间也就不相同。但在CPU内部采用同步控制方式，以固定时间单位作为时间分配基准，应保证所有指令在选定的时间长度内完成，为此应选取所有指令中执行时间最长的指令周期作为基准时间单位。接下来的问题是对于简单指令执行时间小于最大时间的指令而言，其指令周期部分时间是空闲的不发出任何操作信号，只是等待时间到而切换到下条指令的指令周期。多级时序系统多级时序系统 根据CPU工作流程可知指令的执行可分解为若干步骤完成，此时CPU内

17、部同步控制采用依据指令执行步骤分解指令周期，形成更短的时间分配单位，根据指令是否包含某步骤和不同步骤复杂程度不同，决定包含更短时间单位数目不同，解决时间分配效率问题，从而形成多级时序方式。在多级时序系统有以下几个问题解决：l时序层次划分。即分解指令的执行步骤成几个层次？到何时为止？l时序状态的表示。即如何标识指令执行的当前时间处于何层次？如何标识时序层次的切换？l各时序层次关系。时序层次划分，即分解指令的执行步骤成几个层次？到何时为止？在对指令执行流程、CPU组成和内部数据通路结构的分析，多级时序系统一般划分成以下几个层次。1、指令周期。2、CPU工作周期。根据指令流程可知，指令功能执行步骤将

18、指令周期划分成若干个工作阶段。在不同工作阶段中完成不同的操作，依据的指令代码段可能也各不相同。为此，在时序系统中划分若干种工作周期。以对应不同工作阶段所需的操作时间，例如取指周期、取源周期、取目的周期、执行周期等。在有的机型中，将工作周期这一级称为机器周期，或称为基本工作周期。工作周期定义为：在指令周期中的一个工作阶段所需的时间，称为一个基本的工作周期。3、CPU工作周期。由数据通路的分析可知，一个工作周期的操作可以分成几步完成，例如变址方式变址方式读取源操作数，需先进行变址计算，然后发送地址读取数据。所以在同步控制方式中，时序系统应按固定（大致相等）时间分段设置时钟周期。每个时钟周期（也称为

19、一拍）完成一步操作，如一次传送、加、减等，这是时序系统中最基本的时间分段，各时钟周期长度相等。确定时钟周期的长度一般有两种设计策略。一种设计策略是在考虑CPU内部操作需要，同时也考虑访问主存的需要。另一种设计策略是按照CPU内部操作的需要确定时钟周期的长短。如果按同步方式访问主存，则一次读/写周期允许占用多个时钟周期，此时对于主存的读写可以采用异步控制方式，则不受时钟周期长度的控制。时序状态的表示。即如何标识指令执行的当前时间处于何层次？如何标识时序层次的切换？定时脉冲。时钟周期提供了一项操作所需的时间分段，但有的操作如打入数据到寄存器，还需要严格的定时脉冲，以确定在何时打入。时钟周期的切换，

20、也需要严格的同步定时。常见的设计是在每个时钟周期末尾发一次工作脉冲，脉冲前沿用于将运算（或传送）结果打入目的寄存器，脉冲的后沿则实现周期的切换。DF EDF SDF DDE XDI N TC L K1F E1F S1F D1E X1I N T工作周期标示指令周期的切换是以指令的取指作为指令的开始，也标志着上条指令的执行结束。为标识当前的工作周期状态，需要在CPU内部设置一组周期状态触发器。分别标志不同工作周期，某一时刻只能有一个触发器的状态被设置为1，表明CPU的指令执行当前所处的工作周期。各时序层次关系 不同指令的指令周期，根据其功能的不同，包含不同数目的工作周期，一个工作周期可根据其复杂程

21、度需要，有若干个时钟周期组成。不同工作周期或不同指令的同一种工作周期，其所包含的时钟周期个数可以不等。多级时序的形成 主振荡器输出m，一般采用晶体振荡器保证频率的稳定。m为方波输出，经过整形和分频后，形成工作脉冲P。启停控制线路控制脉冲P的发与不发，并保证所发出的脉冲完整。工作脉冲P的后沿实现周期切换，形成时钟周期划分。当T0为高电平时，表示CPU处于T0时钟周期；当T1为高电平时，表示处于T1时钟周期。本例采用简单的二分频，如果设置一个T计数器，通过译码可形成更多的时钟周期划分：T0Tn。当时钟周期状态循环又回到T0状态时，标志着一个新的工作周期的开始。mPT0T1工 作 周 期 Ti工 作

22、 周 期 Ti+15.2.3 5.2.3 实例：实例：8085 OUT8085 OUT指令的时序指令的时序 M1T1T2T3T4M2M3T1T2T3T3T2T13MHZCLKA15A8AD7AD0ALERDWRIO/MPCHPCHPCLINSTRPCLbyteIO PORTIO PORTACCUMPC OUTPC+1 PC INSTR IRXPC OUTPC+1 PCBYTE ZWWZ OUTA Port取指令操作码取设备地址ACC内容写入设备5.3 小结指令的执行可以分成以下几个阶段：取指令、分析指令、取操作数、执行指令、保存操作数，不同阶段完成不同工作。CPU的组成部分包括：运算器、寄存器组、控制器、中断系统和时序系统。CPU内部的各部件通过CPU内部总线被连接到一起，CPU内部总线构成了CPU内部的数据通路，不同的数据通路形式，则控制点的位置不同，所需控制信号也就不尽相同。指令的执行需要时间，为执行指令所发出的操作信号与时序信号之间的关系称为时序控制方式，不同的时序控制方式影响着计算机性能。常用的时序控制方式主要有：同步控制；异步控制和联合控制等3种。在CPU内部均采用同步控制方式，为克服同步控制的时间利用效率问题，常设置多级时序，将同步控制的基准时间单位缩小。一般情况之下，多级时序包括：指令周期；工作周期；节拍（脉冲）等三级组成。