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1、2023/1/29MOS 场效应晶体管场效应晶体管2023/1/29MOSFET的三个基本几何参数的三个基本几何参数n 栅长:Ln 栅宽:Wn 氧化层厚度:toxtoxSDn(p)poly-Sidiffusionp+/n+p+/n+WGLn Lmin、Wmin和 tox 由工艺确定n Lmin：MOS工艺的特征尺寸(feature size)决定MOSFET的速度和功耗等众多特性n L和W由设计者选定n 通常选取L=Lmin，由此，设计者只需选取Wn W影响MOSFET的速度，决定电路驱动能力和功耗2023/1/29MOSFET的伏安特性的伏安特性:电容结构n 当栅极不加电压或加负电压时，栅极

2、下面的区域保持P型导电类型，漏和源之间等效于一对背靠背的二极管，当漏源电极之间加上电压时，除了PN结的漏电流之外，不会有更多电流形成。n 当栅极上的正电压不断升高时，P型区内的空穴被不断地排斥到衬底方向。当栅极上的电压超过阈值电压VT，在栅极下的P型区域内就形成电子分布，建立起反型层，即N型层，把同为N型的源、漏扩散区连成一体，形成从漏极到源极的导电沟道。这时，栅极电压所感应的电荷Q为，Q=CVge式中Vge是栅极有效控制电压。2023/1/29非饱和时，在漏源电压Vds作用下，这些电荷Q将在时间内通过沟道，因此有dsdsVLELL 2MOS的伏安特性的伏安特性电荷在沟道中的渡越时间为载流子速

3、度，Eds=Vds/L为漏到源方向电场强度，Vds为漏到源电压。为载流子迁移率：n n=650 cm2/(V.s)电子迁移率(nMOS)n p=240 cm2/(V.s)空穴迁移率(pMOS)2023/1/29MOSFET的伏安特性的伏安特性方程推导方程推导非饱和情况下，通过MOS管漏源间的电流Ids为：dsTgsgedsdsTgsoxoxdsdsTgsoxoxdsgeoxoxdsgedsVVVVVVVVLWtVVVVLWtVVLtWLVLCVQI21with 21 )21(222=.0 栅极-沟道间 氧化层介电常数,=4.5,0=0.88541851.10-11 C.V-1.m-1Vge是栅

4、级对衬底的有效控制电压其值为栅级到衬底表面的电压减VT2023/1/29当Vgs-VT=Vds时，满足:Ids达到最大值Idsmax，其值为Vgs-VT=Vds，意味着近漏端的栅极有效控制电压Vge=Vgs-VT-Vds=Vgs-Vds-VT=Vgd-VT=0感应电荷为0，沟道夹断，电流不会再增大沟道夹断，电流不会再增大，因而，这个 Idsmax 就是饱和电流。0dsdsdVdI2Tgsoxoxdsmax21VVLWtIMOS的伏安特性的伏安特性漏极饱和电流漏极饱和电流2023/1/29MOSFET特性曲线n 在非饱和区 线性工作区n 在饱和区 (Ids 与 Vds无关).MOSFET是平方律

5、平方律器件!IdsVds0线性区饱和区击穿区11bVaIgsCVdsds22TgsdsVVaI2023/1/295.1.2 MOSFET电容的组成电容的组成MOS电容是一个相当复杂的电容，有多层介质：首先，在栅极电极下面有一层SiO2介质。SiO2下面是P型衬底，衬底是比较厚的。最后，是一个衬底电极，它同衬底之间必须是欧姆接触。MOS电容还与外加电压有关。1）当Vgs0时，栅极上的正电荷排斥了Si中的空穴，在栅极下面的Si表面上，形成了一个耗尽区。耗尽区中没有可以自由活动的载流子，只有空穴被赶走后剩下的固定的负电荷。这些束缚电荷是分布在厚度为Xp的整个耗尽区内，而栅极上的正电荷则集中在栅极表面

6、。这说明了MOS电容器可以看成两个电容器的串联。l以SiO2为介质的电容器Coxl以耗尽层为介质的电容器CSi 总电容C为:比原来的Cox要小些。111SioxCCC2023/1/29MOS电容电容束缚电荷层厚度耗尽层电容的计算方法同PN结的耗尽层电容的计算方法相同:利用泊松公式式中NA是P型衬底中的掺杂浓度，将上式积分得耗尽区上的电位差：从而得出束缚电荷层厚度ASiSiqN1 1221pSiAASiXqNdxdxqNASipNqX22023/1/29MOS电容电容 耗尽层电容这时，在耗尽层中束缚电荷的总量为，它是耗尽层两侧电位差的函数，因此，耗尽层电容为，是一个非线性电容，随电位差的增大而减

7、小。ASiASiApAqNWLNqWLNWLXqNQ22q 221221ASiASiSiqNWLqNWLdvdQC2023/1/29MOS电容电容耗尽层电容特性n随着Vgs的增大，排斥掉更多的空穴，耗尽层厚度Xp增大，耗尽层上的电压降就增大，因而耗尽层电容CSi就减小。耗尽层上的电压降的增大，实际上就意味着Si表面电位势垒的下降，意味着Si表面能级的下降。n一旦Si表面能级下降到P型衬底的费米能级，Si表面的半导体呈中性。这时，在Si表面，电子浓度与空穴浓度相等相等，成为本征半导体。2023/1/29MOS电容电容耗尽层电容特性(续)3）若Vgs再增大，排斥掉更多的空穴，吸引了更多的电子，使得

8、Si表面电位下降，能级下降，达到低于P型衬底的费米能级。这时，Si表面的电子浓度超过了空穴的浓度，半导体呈N型，这就是反型层。不过，它只是一种弱反型层。因为这时电子的浓度还低于原来空穴的浓度。随着反型层的形成，来自栅极正电荷发出的电力线，已部分地落在这些电子上，耗尽层厚度的增加就减慢减慢了，相应的MOS电容CSi的减小也减慢了。2023/1/294）当Vgs增加，达到VT值，Si表面电位的下降，能级下降已达到P型衬底的费米能级与本征半导体能级差的二倍。它不仅抵消了空穴，成为本征半导体，而且在形成的反型层中，电子浓度已达到原先的空穴浓度这样的反型层就是强反型层。显然，耗尽层厚度不再增加，CSi也

9、不再减小。这样，就达到最小值Cmin。最小的CSi是由最大的耗尽层厚度Xpmax计算出来的。oxSioxSiCCCCCMOS电容电容耗尽层电容特性(续)2023/1/29MOS电容电容凹谷特性5）当Vgs继续增大，反型层中电子的浓度增加，来自栅极正电荷的电力线，部分落在这些电子上，落在耗尽层束缚电子上的电力线数目就有所减少。耗尽层电容将增大。两个电容串联后，C将增加。当Vgs足够大时，反型层中的电子浓度已大到能起到屏蔽作用，全部的电力线落在电子上。这时，反型层中的电子将成为一种镜面反射，感应全部负电荷，于是，C=Cox。电容曲线出现了凹谷形，如图6.2。必须指出，上述讨论未考虑到反型层中的电子

10、是哪里来的。若该MOS电容是一个孤立的电容，这些电子只能依靠共价键的分解来提供，它是一个慢过程，ms级。2023/1/29MOS电容电容测量若测量电容的方法是逐点测量法一种慢进程，那么将测量到这种凹谷曲线。图 5.22023/1/29MOS电容电容凹谷特性测量n若测量电容采用高频方法，譬如，扫频方法，电压变化很快。共价键就来不及瓦解，反型层就无法及时形成，于是，电容曲线就回到Cox值。n然而，在大部分场合，MOS电容与n+区接在一起，有大量的电子来源，反型层可以很快形成，故不论测量频率多高，电压变化多快，电容曲线都呈凹谷形。2023/1/295.1.3 MOS电容电容的计算的计算MOS电容C仅

11、仅是栅极对衬底的电容，不是外电路中可以观察的电容Cg，Cs 和Cd。MOS电容C对Cg，Cd有所贡献。在源极和衬底之间有结电容Csb，在漏极和衬底之间也有结电容Cdb。另外，源极耗尽区、漏极耗尽区都渗进到栅极下面的区域。又，栅极与漏极扩散区，栅极与源极扩散区都存在着某些交迭，故客观上存在着Cgs和Cgd。当然，引出线之间还有杂散电容，可以计入Cgs和Cgd。图 5.32023/1/29Cg、Cd的值还与所加的电压有关:1）若若VgsVT，沟道建立，MOS管导通。MOS电容是变化的，呈凹谷状，从Cox下降到最低点，又回到Cox。这时，MOS电容C对Cg，Cd都有贡献，它们的分配取决于MOS管的工

12、作状态。MOS电容的计算电容的计算2023/1/29MOS电容的计算电容的计算n 若处于非饱和状态非饱和状态，则按1/3与2/3分配，即Cg=Cgs+2/3CCd=Cdb+1/3C 那是因为在非饱和状态下，与栅极电荷成比例的沟道电流为 由Vgs和Vds的系数可知栅极电压Vgs对栅极电荷的影响力，与漏极电压Vds对栅极电荷的影响力为2:1的关系，故贡献将分别为 2/3与1/3。dsdsTgsoxdsVVVVLWtI212023/1/29MOS电容的计算电容的计算(续续)n 若处于饱和饱和状态，则表明沟道电荷已与Vds无关，沟道已夹断。那么，Cg=Cgs+2/3 C，Cd=Cdb+0n 在饱和状态

13、下，沟道长度受到Vds的调制，L变小2ds21TgsoxVVLWtI2ds21TgsoxVVLLWtI2023/1/29MOS电容的计算电容的计算(续续)当Vds增加时，L增大，Ids增加，那是因为载流子速度增加了，它与C的分配无关。然而，L的增大使得漏极耗尽层宽度有所增加，增大了结电容。故，Cg=Cgs+2/3C Cd=Cdb+0+Cdb2023/1/29深亚微米CMOS IC工艺的寄生电容(数据)Cap.N+Act.P+Act.PolyM1M2M3UnitsArea(sub.)5269378325108aF/um2Area(poly)541811aF/um2Area(M1)46 17aF/

14、um2Area(M2)49aF/um2Area(N+act.)3599aF/um2Area(P+act.)3415aF/um2Fringe(sub.)249261aF/um2023/1/29深亚微米CMOS IC工艺的寄生电容(图示)PolyPolyElectrodeMetal1Metal2PolyP+P+P+N+N+Metal3N_wellSUB88013832213109514503452648159864463614308363214086734123517383929625762Cross view of parasitic capacitor of TSMC_0.35um CMOS

15、technology2023/1/295.2 MOSFET的阈值电压的阈值电压VT阈值电压是MOS器件的一个重要参数。按MOS沟道随栅压正向和负向增加而形成或消失的机理，存在着两种类型的MOS器件：l耗尽型耗尽型(Depletion)：沟道在Vgs=0时已经存在。当Vgs“负”到一定程度时截止。一般情况，这类器件用作负载。l增强型增强型(Enhancement)：在正常情况下它是截止的，只有当Vgs“正”到一定程度，才会导通，故用作开关。2023/1/29VT的组成的组成=概念上讲,VT就是将栅极下面的Si表面从P型Si变为N型Si所必要的电压。它由两个分量组成,即:VT=Us+Vox=Us:

16、Si表面电位;=Vox:SiO2层上的压降。图 5.52023/1/291.Us 的计算的计算n 将栅极下面的Si表面从P/N型Si变为N/P型Si所必要的电压Us 与衬底浓度Na有关。n 在半导体理论中，P型半导体的费米能级是靠近满带的，而N型半导体的费米能级则是靠近导带的。要想把P型变为N型，外加电压必须补偿这两个费米能级之差。所以有:iabpSnNqkTqUln22图 5.42023/1/292.Vox的计算的计算Vox根据右图从金属到氧化物到Si衬底Xm处的电场分布曲线导出:aiaSioxaNqnNkTCqNV2ox/ln40XMOS-toxXmEoxE0ExmE(X)2023/1/2

17、9aiaSioxaiaoxsTNqnNkTCqNnNqkTVUV2/ln4ln2VT的理想计算公式的理想计算公式 在工艺环境确定后，MOS管的阈值电压VT主要决定于：1.衬底的掺杂浓度Na。2.Cox2023/1/295.3 MOSFET的体效应的体效应前面的推导都假设源极和衬底都接地，认为Vgs是加在栅极与衬底之间的。实际上，在许多场合，源极与衬底并不连接在一起。通常，衬底是接地的，但源极未必接地,源极不接地时对VT值的影响称为体效应(Body Effect)。图 5.62023/1/29图5.7 某一CMOS工艺条件下，NMOS阈值电压随源极-衬底电压的变化曲线2023/1/295.4 M

18、OSFET的温度特性的温度特性MOSFET的温度特性主要来源于沟道中载流子的迁移率 和阈值电压VT随温度的变化。载流子的迁移率随温度变化的基本特征是：T 由于所以，T gm阈值电压VT的绝对值同样是随温度的升高而减小：T VTVT(T)(2 4)mV/CVT的变化与衬底的杂质浓度Ni和氧化层的厚 度tox有关：(Ni,tox)VT(T)Tgsoxm VVLWtg2023/1/295.5 MOSFET的噪声的噪声MOSFET的噪声来源主要由两部分：n 热噪声(thermal noise)n 闪烁噪声(flicker noise，1/f-noise)2023/1/29MOSFET的噪声的噪声(续续

19、)n 热噪声是由沟道内载流子的无规则热运动造成 的，通过沟道电阻生成热噪声电压 veg(T，t)，其等效电压值可近似表达为 f为所研究的频带宽度,T是绝对温度.n 设MOS模拟电路工作在饱和区,gm可写为所以，结论：结论：增加增加MOS的栅宽和偏置电流，可减小器件的热噪声的栅宽和偏置电流，可减小器件的热噪声。fgTvm2eg32DSoxm2ILtWg2eg vW2eg vIds2023/1/29闪烁噪声(flicker noise，1/f-noise)的形成机理：沟道处SiO2与Si界面上电子的充放电而引起。闪烁噪声的等效电压值可表达为K2是一个系数，典型值为31024V2F/Hz。因为 1，

20、所以闪烁噪声被称之为1/f 噪声。1)时,电路指标变化。Parameter 参参数数 变变化化因因子子 备备注注 Voltage 电电压压 1/Circuit density 电电路路密密度度 2 L W Device current 器器件件电电流流 1/Power 功功率率 1/2 Ids Vds Capacitance 电电容容 1/Delay 沟沟道道延延迟迟 1/Line resistance 连连线线电电阻阻 Line capacitance 连连线线电电容容 1/Line response time 连连线线响响应应时时间间 1 RL CL Figure of merit 0 优

21、优值值 2 1/L2 2023/1/29Scaling-down的三种方案的三种方案(续续)MOSFET特征尺寸按(1)缩减的众多优点：电路密度增加2倍 VLSI,ULSI 功耗降低2倍 器件时延降低倍 器件速率提高倍 线路上的延迟不变 优值增加2倍 这就是为什么人们把MOS工艺的特征尺寸做得一小再小，使得MOS电路规模越来越大，MOS电路速率越来越高的重要原因。2023/1/295.7 MOS器件的二阶效应 随着MOS工艺向着亚微米、深亚微米的方向发展，采用简化的、只考虑一阶效应的MOS器件模型来进行电路模拟，已经不能满足精度要求。此时必须考虑二阶效应。二阶效应出于两种原因：1)当器件尺寸缩

22、小时，电源电压还得保持为5V，于是，平均电场强度增加了，引起了许多二次效应。2)当管子尺寸很小时，这些小管子的边缘相互靠在一起，产生了非理想电场，也严重地影响了它们的特性。下面具体讨论二阶效应在各方面的表现。2023/1/295.7.1 L和和W的变化的变化在一阶理论的设计方法中，总认为L、W是同步缩减的，是可以严格控制的。事实并非如此，真正器件中的L、W并不是原先版图上所定义的L、W。原因之一在于制造误差，如右图所示；原因之二是L、W定义本身就不确切，不符合实际情况。图 5.92023/1/29 L和和W的变化的变化(续续)通常，在IC中各晶体管之间是由场氧化区（field oxide）来隔

23、离的。在版图中，凡是没有管子的地方，一般都是场区。场是由一层很厚的SiO2形成的。多晶硅或铝线在场氧化区上面穿过，会不会产生寄生MOS管呢？不会的。因为MOS管的开启电压为，对于IC中的MOS管，SiO2层很薄，Cox较大，VT较小。对于场区，SiO2层很厚，Cox很小，电容上的压降很大，使得这个场区的寄生MOS管的开启电压远远大于电源电压，即VTFVDD。这里寄生的MOS管永远不会打开，不能形成MOS管(如图5.9b)。FPSaSioxFPFBTUqNCVV22122023/1/29另外，人们又在氧化区的下面注入称为场注入区（field implant）的P+区，如下图所示。这样，在氧化区下

24、面衬底的 Na值 较大，也提高了寄生 MOS 管的开启电压。同时，这个注入区也用来控制表面的漏电流。如果没有这个P+注入区，那么，两个MOS管的耗尽区很靠近，漏电增大。由于P+是联在衬底上的，处于最低电位，于是，反向结隔离性能良好，漏电流大大减小。结论:所以，在实际情况中，需要一个很厚的氧化区和一个注入区，给工艺制造带来了新的问题。图 5.10场注入场注入2023/1/29L和和W的变化的变化(续续)制造步骤：先用有源区的mask，在场区外生成一个氮化硅的斑区。然后，再以这个斑区作为implant mask，注入P+区。最后，以这个斑区为掩膜生成氧化区。然而，在氧化过程中，氧气会从斑区的边沿处

25、渗入，造成了氧化区具有鸟嘴形（bird beak）。Bird beak的形状和大小与氧化工艺中的参数有关，但是有一点是肯定的，器件尺寸，有源区的边沿更动了。器件的宽度不再是版图上所画的Wdrawn，而是W，W=Wdrawn2W式中W就是bird beak侵入部分，其大小差不多等于氧化区厚度的数量级。当器件尺寸还不是很小时，这个W影响不大；当器件缩小后，这个W是可观的，它影响了开启电压。2023/1/29L和和W的变化的变化(续续)另一方面，那个注入区也有影响。由于P+区是先做好的，后来在高温氧化时，这个P+区中的杂质也扩散了，侵入到管子区域，改变了衬底的浓度Na，影响了开启电压。同时，扩散电容

26、也增大了，N+区与P+区的击穿电压降低。另外，栅极长度L不等于原先版图上所绘制的Ldrawn，也减小了，如图所示。Ldrawn是图上绘制的栅极长度。Lfinal是加工完后的实际栅极长度。Lfinal=Ldrawn2Lpoly2023/1/29L和和W的变化的变化(续续)=尺寸缩小的原因是在蚀刻（etching）过程中，多晶硅（Ploy）被腐蚀掉了。=另一方面，扩散区又延伸进去了，两边合起来延伸了2Ldiff，故沟道长度仅仅是，L=Ldrawn2Lpoly2Ldiff这2Ldiff是重叠区，也增加了结电容。Cgs=WLdiffCox Cgd=WLdiffCox式中Cox是单位面积电容。2023/

27、1/295.7.2 迁移率的退化迁移率的退化 众所周知，MOS管的电流与迁移率成正比。在设计器件或者计算MOS管参数时，常常假定是常数。而实际上，并不是常数。从器件的外特性来看，至少有三个因素影响值，它们是：温度T，垂直电场Ev，水平电场Eh。1）特征迁移率特征迁移率 0 0与制造工艺密切相关。它取决于表面电荷密度，衬底掺杂和晶片趋向。0还与温度T有关，温度升高时，0就降低。如果从25增加到100，0将下降一半。因而，在MOS管正常工作温度范围内，要考虑0是变化的。2023/1/29迁移率的退化（续）迁移率的退化（续）2）迁移率的退化的第二个原因：还有电场强度 通常，电场强度E增加时，是减小的

28、。然而，电场E有水平分量和垂直分量，因而将随Ev，Eh而退化。通常，可以表示为，=0(T)fv(Vg,Vs,Vd)fh(Vg,Vs,Vd)其中，0(T)是温度的函数，0(T)=kT M于是，在半导体Si内，M=1.5，这是Spice中所用的参数。但在反型层内（NMOS管），M=2，所以，一般认为，M值是处在1.52之间。0的典型值为，N沟道MOS管，0=600cm2/VS；P沟道MOS管，0=250cm2/VS。式中fv是垂直电场的退化函数；fh是水平电场的退化函数。MTTTT1210202023/1/29迁移率的退化（续）迁移率的退化（续）通常，fv采用如下公式，式中，Vc是临界电压，Vc=

29、ctox，c是临界电场，c=2105 V/cm。垂直值退化大约为25%50%。水平电场对的影响，比垂直电场大得多。因为水平电场将加速载流子运动。当载流子速度被加速到一个大的数值，水平速度会饱和。一般来讲，N型Si的0远大于P型Si的0。然而，这两种载流子的饱和速度是相同的。对于一个高性能器件来说，载流子是以最高速度，即饱和速度通过沟道的。这时，P沟道管子的性能与N沟道管子差不多相等。这并不是P型器件得到改进，而是N型器件有所退化。cvvvccvvVVVVVVf对对 /1 2023/1/29迁移率的退化（续）迁移率的退化（续）经过长期研究，已经确定，在电场不强时，N沟道的确实比P沟道的大得多，约

30、2.5倍。但当电场增强时，这个差距就缩小，当电场强到一定程度，N管与P管达到同一饱和速度，得到同一个值。它与掺杂几乎无关。2023/1/295.7.3 沟道长度调制沟道长度调制 简化的MOS原理中，认为饱和后，电流不再增加。事实上，饱和区中，当Vds增加时，Ids仍然增加的。这是因为沟道两端的耗尽区的宽度增加了，而反型层上的饱和电压不变，沟道距离减小了，于是沟道中水平电场增强了，增加了电流。故器件的有效沟道长度为，L=L式中是漏极区的耗尽区的宽度，如右图所示，且有 其中VdsVDsat是耗尽区上的电压。如果衬底掺杂高，那么这种调制效应就减小了。DsatdsSiVVqN22023/1/295.7

31、.4 短沟道效应引起门限电压变化短沟道效应引起门限电压变化迄今，我们对MOS管的分析全是一维的。无论是垂直方向，还是水平方向，都是一维计算的。我们隐含地假定，所有的电场效应都是正交的。然而，这种假定在沟道区的边沿上是不成立的。因为沟道很短，很窄，边沿效应对器件特性有重大影响。（最重要的短沟道效应是VT的减小。）加在栅极上的正电压首先是用来赶走P型衬底中的多数载流子空穴，使栅极下面的区域形成耗尽层，从而降低了Si表面的电位。当这个电位低到P型衬底的费米能级时，半导体出现中性。这时，电子浓度和空穴浓度相等。若再增加栅极电压，就形成反型层。2023/1/29短沟道效应引起门限电压变化短沟道效应引起门

32、限电压变化(续续)n 栅极感应所生成的耗尽区，与源、漏耗尽区是连接在一起的。显然，有部分区域是重叠的。那里的耗尽区是由栅极感应与扩散平衡共同形成的。差不多一半由感应产生，另一半由扩散形成。这样，栅极电压只要稍加一点，就可以在栅极下面形成耗尽区，如下图所示。QB=QBQL 故门限电压VT必然降低。图 5.132023/1/29短沟道效应引起门限电压变化短沟道效应引起门限电压变化(续续)n 对于长沟道MOS管，影响不大。但是当沟道长度L5后，VT降低是极其明显的，如图所示。图 5.142023/1/295.7.5 狭沟道引起的门限电压狭沟道引起的门限电压VT的变化的变化=如果沟道太窄，即W太小，那么栅极的边缘电场会引起Si衬底中的电离化，产生了附加的耗尽区，因而，增加了门限电压，如图所示。=由此可见，这些短沟道、狭沟道效应，对于工艺控制是比较敏感的。图 5.152023/1/29此课件下载可自行编辑修改，仅供参考！此课件下载可自行编辑修改，仅供参考！感谢您的支持，我们努力做得更好！谢谢感谢您的支持，我们努力做得更好！谢谢