第6章-微处理器8086的总线结构和时序课件.ppt

1、1第第6章章 8086的总线结构和时序的总线结构和时序本章要点本章要点 掌握掌握8086CPU的引脚信号的含义。理解两种工作方的引脚信号的含义。理解两种工作方式下地址总线、数据总线、控制总线，并构成最小方式和式下地址总线、数据总线、控制总线，并构成最小方式和最大方式系统。掌握总线周期概念以及系统的读最大方式系统。掌握总线周期概念以及系统的读/写时序、写时序、中断响应时序等，为后续章节存储器电路设计以及中断响应时序等，为后续章节存储器电路设计以及I/O接接口电路设计打下良好的基础。口电路设计打下良好的基础。2 2/80/80本章问题的引出本章问题的引出n第三章我们介绍微处理器的结构时已经说明，微

2、第三章我们介绍微处理器的结构时已经说明，微处理器的外部结构表现为数量有限的输入输出引处理器的外部结构表现为数量有限的输入输出引脚，这些引脚构成了微处理器级总线。而微处理脚，这些引脚构成了微处理器级总线。而微处理器级总线带负载的能力弱，加之部分引脚采用复器级总线带负载的能力弱，加之部分引脚采用复用引脚，所以在微机系统设计时，不能直接与存用引脚，所以在微机系统设计时，不能直接与存储器、储器、I/O接口连接。接口连接。3 3/80/80本章问题的引出本章问题的引出n微处理器必须通过微处理器级总线和其它逻辑电微处理器必须通过微处理器级总线和其它逻辑电路连接组成主机板系统，形成系统级总线，简称路连接组成

3、主机板系统，形成系统级总线，简称系统总线。存储器和系统总线。存储器和I/O设备通过接口电路连接在设备通过接口电路连接在系统总线上。本章讨论单总线系统，下图示出了系统总线上。本章讨论单总线系统，下图示出了8086为基础的系统中系统总线的典型结构。为基础的系统中系统总线的典型结构。4 4/80/80本章问题的引出本章问题的引出5 5/80/80本章问题的引出本章问题的引出n微处理器级总线和系统级总线之间的接口逻辑电微处理器级总线和系统级总线之间的接口逻辑电路称为路称为总线控制逻辑总线控制逻辑。总线控制逻辑中的驱动器。总线控制逻辑中的驱动器和接收器是为了提高总线的驱动电流的能力和承和接收器是为了提高

4、总线的驱动电流的能力和承受电容负载的能力。受电容负载的能力。6 6/80/80本章问题的引出本章问题的引出n在在8086系统中，由于系统中，由于CPU采用分时复用的地址采用分时复用的地址/数据总线，而在执行对存储器读写或对数据总线，而在执行对存储器读写或对I/O设备输设备输入输出的总线周期中，要求地址信息一直保持有入输出的总线周期中，要求地址信息一直保持有效。因此总线控制逻辑还必须完成对效。因此总线控制逻辑还必须完成对分时复用分时复用的的地址地址/数据总线中数据总线中地址信息的锁存地址信息的锁存，以实现地址总，以实现地址总线和数据总线的分离。线和数据总线的分离。7 7/80/80本章问题的引出

5、本章问题的引出n若系统中包括中断优先级管理时，总线控制逻辑若系统中包括中断优先级管理时，总线控制逻辑还应包括中断优先级管理逻辑，以实现系统中断还应包括中断优先级管理逻辑，以实现系统中断的管理。（系统中断的管理用可编程中断控制器的管理。（系统中断的管理用可编程中断控制器8259芯片实现。这部分内容在后面章介绍）芯片实现。这部分内容在后面章介绍）n如果如果CPU以外的系统部件可以控制系统总线时，以外的系统部件可以控制系统总线时，那么要求所有的地址总线和数据总线以及大多数那么要求所有的地址总线和数据总线以及大多数控制总线必须能够在逻辑上与控制总线必须能够在逻辑上与CPU或总线控制逻或总线控制逻辑有效

6、地脱开。（即总线请求与授予）辑有效地脱开。（即总线请求与授予）8 8/80/80本章问题的引出本章问题的引出n解决以上问题，必须了解解决以上问题，必须了解8086CPU的引脚功能。的引脚功能。本章主要介绍本章主要介绍8086CPU的各引脚功能，在介绍的的各引脚功能，在介绍的基础上，引出基础上，引出8086最小方式系统和最大方式系统最小方式系统和最大方式系统中系统总线的结构和时序，这是组成微机系统和中系统总线的结构和时序，这是组成微机系统和进行系统硬件开发的基础。进行系统硬件开发的基础。9 9/80/806.1 8086的微处理器级总线和系统总线的微处理器级总线和系统总线n微处理器外部特性表现在

7、其引脚信号上，学习时请特别微处理器外部特性表现在其引脚信号上，学习时请特别关注以下几个方面：关注以下几个方面：指引脚信号的定义、作用；指引脚信号的定义、作用；通常采用英文单词或其缩通常采用英文单词或其缩写表示写表示信号从芯片向外输出，信号从芯片向外输出，还是从外部输入芯片，还是从外部输入芯片，或者是双向的或者是双向的起作用的逻辑电平起作用的逻辑电平高、低电平有效上高、低电平有效上升、下降边沿有效升、下降边沿有效输出正常的低电平、高输出正常的低电平、高电平外，还可以输出高电平外，还可以输出高阻的第三态阻的第三态 有效电平有效电平 三态能力三态能力 信号的流向信号的流向 引脚的功能引脚的功能101

8、0/80/806.1.1 8086的两种工作方式的两种工作方式n最小方式最小方式q构成小规模的应用系统，构成小规模的应用系统，适合单处理器组成的小系统。适合单处理器组成的小系统。q8086直接产生存贮器或直接产生存贮器或I/O读写的读写命令等控制信号。读写的读写命令等控制信号。n最大方式最大方式q适合用于实现多处理器系统适合用于实现多处理器系统，如接入数值协处理器，如接入数值协处理器8087q8086CPU不直接提供用于存贮器或不直接提供用于存贮器或I/O读写的读写命令等读写的读写命令等控制信号，而是将当前要执行的传送操作类型编码为三控制信号，而是将当前要执行的传送操作类型编码为三个状态位（个

9、状态位（S2,S1,S0）输出，由外部的总线控制器）输出，由外部的总线控制器8288对状态信号进行译码产生相应信号。对状态信号进行译码产生相应信号。1111/80/808086的两种工作方式（的两种工作方式（1）n两种方式利用两种方式利用MN/MX引脚区别引脚区别n两种方式下的内部操作并没有区别两种方式下的内部操作并没有区别qIBM PC/XT采用最大方式采用最大方式q本书以最小方式展开基本原理本书以最小方式展开基本原理通常在信号名称加上划线（如：通常在信号名称加上划线（如：MX）表示低电平有效表示低电平有效1212/80/808086引脚图引脚图u 8086CPU具有具有40条引脚，采条引脚

10、，采用双列直插式封装用双列直插式封装u 为了减少芯片的引脚，为了减少芯片的引脚，8086的许多引脚具有双重定义和功能，的许多引脚具有双重定义和功能，采用分时复用方式工作，即在不采用分时复用方式工作，即在不同时刻，这些引脚上的信号是不同时刻，这些引脚上的信号是不相同的相同的u8086的最大和最小两种工作模的最大和最小两种工作模式可以通过引脚选择（式可以通过引脚选择（MN/MX）1313/80/808086引脚功能引脚功能n引脚构成了微处理器级总线，引脚功能也就是微引脚构成了微处理器级总线，引脚功能也就是微处理器级总线的功能。处理器级总线的功能。n8086CPU的的40条引脚中，引脚条引脚中，引脚

11、1和引脚和引脚20（GND）为接地端；引脚为接地端；引脚40(VCC)为电源输入端，采用的为电源输入端，采用的电源电压为电源电压为+5V。引脚。引脚19(CLK)为时钟信号输入为时钟信号输入端。其余端。其余36个引脚按其功能来分，地址个引脚按其功能来分，地址/数据分时数据分时复用总线占用复用总线占用20个引脚，控制总线占个引脚，控制总线占16个引脚。个引脚。1414/80/806.1.2 最小方式下的引脚定义最小方式下的引脚定义分类学习这分类学习这40个引脚（总线）信号个引脚（总线）信号n数据和地址引脚数据和地址引脚n读写控制引脚读写控制引脚n中断请求和响应引脚中断请求和响应引脚n总线请求和响

12、应引脚总线请求和响应引脚n其它引脚其它引脚1515/80/80数据和地址引脚数据和地址引脚AD15 AD0（Address/Data）n地址地址/数据数据分时复用分时复用引脚，双向、三态引脚，双向、三态n在访问存储器或外设的总线操作周期中，这些引在访问存储器或外设的总线操作周期中，这些引脚在第一个时钟周期（脚在第一个时钟周期（T1）输出存储器或）输出存储器或I/O端端口的口的16位地址位地址A15 A0n其它其它T状态用于传送状态用于传送16位数据位数据D15 D01616/80/80数据和地址引脚（续数据和地址引脚（续1）A19/S6 A16/S3（Address/Status）n地址地址/

13、状态状态分时复用引脚，输出、三态分时复用引脚，输出、三态n这些引脚在访问存储器的第一个时钟周期（这些引脚在访问存储器的第一个时钟周期（T1）输出高输出高4位地址位地址A19 A16n在访问外设的第一个时钟周期（在访问外设的第一个时钟周期（T1）全部输出低）全部输出低电平无效电平无效n在总线周期的其它在总线周期的其它T状态，输出状态信号状态，输出状态信号S6 S3n这些状态中，这些状态中，S6恒等于恒等于0，S5指示中断允许标志指示中断允许标志位位IF的状态，的状态，S4，S3的组合指示的组合指示CPU当前正在当前正在使用的段寄存器使用的段寄存器1717/80/80S4S3 段寄存器段寄存器00

14、ES01SS10CS(或或I/O，中断响应，中断响应)11DS数据和地址引脚（续数据和地址引脚（续2）备注备注：其中：其中S4S3=10表示对存贮器访问时段寄存器为表示对存贮器访问时段寄存器为CS，或者表示对，或者表示对I/O端口进行访问以及在中断响应的端口进行访问以及在中断响应的总线周期中读取中断类型号（这两种情况下不用段寄总线周期中读取中断类型号（这两种情况下不用段寄存器）。存器）。1818/80/80读写控制引脚读写控制引脚ALE（Address Latch Enable）n地址锁存允许地址锁存允许，输出、三态、高电平有效，输出、三态、高电平有效nALE引脚高有效时，表示复用引脚：引脚高

15、有效时，表示复用引脚：AD7 AD0和和A19/S6 A16/S3正在传送地址信息正在传送地址信息n由于地址信息在这些复用引脚上出现的时间很短由于地址信息在这些复用引脚上出现的时间很短暂，所以系统可以利用暂，所以系统可以利用ALE引脚将地址锁存起来引脚将地址锁存起来1919/80/80读写控制引脚（续读写控制引脚（续1）M/IO（Memory/Input and Output）n存储器或存储器或I/O访问访问，输出、三态，输出、三态n该引脚输出低电平时，表示该引脚输出低电平时，表示CPU将访问将访问I/O端口，端口，这时地址总线这时地址总线A15 A0提供提供16位位I/O端口地址端口地址n该

16、引脚输出高电平时，表示该引脚输出高电平时，表示CPU将访问存储器，将访问存储器，这时地址总线这时地址总线A19 A0提供提供20位存储器地址位存储器地址2020/80/80读写控制引脚（续读写控制引脚（续2）WR（Write）n写控制写控制，输出、三态、低电平有效，输出、三态、低电平有效n有效时，表示有效时，表示CPU正在写出数据给存储器或正在写出数据给存储器或I/O端口端口RD（Read）n读控制读控制，输出、三态、低电平有效，输出、三态、低电平有效n有效时，表示有效时，表示CPU正在从存储器或正在从存储器或I/O端口读入端口读入数据数据2121/80/80读写控制引脚（续读写控制引脚（续3

17、）nM/IO、WR和和RD是最基本的控制信号是最基本的控制信号n组合组合后，控制后，控制4种基本的总线周期种基本的总线周期总线周期总线周期M/IOWRRD存储器读存储器读高高高高低低存储器写存储器写高高低低高高I/O读读低低高高低低I/O写写低低低低高高2222/80/80读写控制引脚（续读写控制引脚（续4）READYn存储器或存储器或I/O端口就绪端口就绪，输入、高电平有效，它是由，输入、高电平有效，它是由被访问的存储器或被访问的存储器或I/O设备发出的响应信号，当其有设备发出的响应信号，当其有效时，表示存储器或效时，表示存储器或I/O设备已准备好，设备已准备好，CPU可以进可以进行数据传送

18、行数据传送n总线操作周期中，总线操作周期中，CPU会在会在T3周期测试该引脚周期测试该引脚q如果测到高有效，如果测到高有效，CPU直接进入下一步直接进入下一步q如果测到无效，如果测到无效，CPU将插入等待周期将插入等待周期Twn等待周期中仍然要监测等待周期中仍然要监测READY信号，确定是否继续信号，确定是否继续插入等待周期插入等待周期2323/80/80读写控制引脚（续读写控制引脚（续5）DEN（Data Enable）n数据允许数据允许，输出、三态、低电平有效，输出、三态、低电平有效n有效时，表示当前数据总线上正在传送数据，可有效时，表示当前数据总线上正在传送数据，可利用它来控制对数据总线

19、的驱动利用它来控制对数据总线的驱动 DT/R（Data Transmit/Receive）n数据发送数据发送/接收接收，输出、三态，输出、三态n该信号表明当前总线上数据的流向该信号表明当前总线上数据的流向q高电平时数据自高电平时数据自CPU输出（发送）输出（发送）q低电平时数据输入低电平时数据输入CPU（接收）（接收）2424/80/80中断请求和响应引脚中断请求和响应引脚INTR（Interrupt Request）n可屏蔽中断请求可屏蔽中断请求，输入、高电平有效，输入、高电平有效n有效时，表示请求设备向有效时，表示请求设备向CPU申请可屏蔽中断申请可屏蔽中断n该中断请求是否响应受控于该中断

20、请求是否响应受控于IF（中断允许标志）、（中断允许标志）、可以被屏蔽掉可以被屏蔽掉2525/80/80中断请求和响应引脚（续中断请求和响应引脚（续1）INTA（Interrupt Acknowledge）n可屏蔽中断响应可屏蔽中断响应，输出、低电平有效，输出、低电平有效n有效时，表示来自有效时，表示来自INTR引脚的中断请求已被引脚的中断请求已被CPU响应，响应，CPU进入中断响应周期进入中断响应周期2626/80/80中断请求和响应引脚（续中断请求和响应引脚（续2）NMI（Non-Maskable Interrupt）n不可屏蔽中断请求不可屏蔽中断请求，输入、上升沿有效，输入、上升沿有效n有

21、效表示外界向有效表示外界向CPU申请不可屏蔽中断申请不可屏蔽中断n该中断请求不能被该中断请求不能被CPU屏蔽，所以优先级别高于屏蔽，所以优先级别高于INTR（可屏蔽中断）（可屏蔽中断）主机与外设进行数据交换通常采用可屏蔽中断主机与外设进行数据交换通常采用可屏蔽中断不可屏蔽中断通常用于处理掉电等系统故障不可屏蔽中断通常用于处理掉电等系统故障2727/80/80总线请求和响应引脚总线请求和响应引脚HOLDn总线保持总线保持（即总线请求），输入、高电平有效（即总线请求），输入、高电平有效n有效时，表示总线请求设备向有效时，表示总线请求设备向CPU申请占有总线申请占有总线n该信号从有效回到无效时，表示

22、总线请求设备对该信号从有效回到无效时，表示总线请求设备对总线的使用已经结束，通知总线的使用已经结束，通知CPU收回对总线的控收回对总线的控制权制权2828/80/80总线请求和响应引脚（续总线请求和响应引脚（续1）HLDA（HOLD Acknowledge）n总线保持响应总线保持响应（总线响应），输出、高电平有效（总线响应），输出、高电平有效n有效表示有效表示CPU已响应总线请求并已将总线释放已响应总线请求并已将总线释放n此时此时CPU的的地址总线地址总线、数据总线数据总线及及具有三态输出具有三态输出能力的控制总线能力的控制总线将全面呈现高阻，使总线请求设将全面呈现高阻，使总线请求设备可以顺利

23、接管总线备可以顺利接管总线n待到总线请求信号待到总线请求信号HOLD无效，总线响应信号无效，总线响应信号HLDA也转为无效，也转为无效，CPU重新获得总线控制权重新获得总线控制权2929/80/80其它引脚其它引脚RESETn复位请求复位请求，输入、高电平有效；，输入、高电平有效；n该信号有效，该信号有效，CPU清除清除IP、DS、ES、SS、标志、标志寄存器和指令队列，置寄存器和指令队列，置CS为为0FFFFH；n该信号结束后，该信号结束后，CPU从存储器的从存储器的0FFFF0H地址开地址开始读取和执行指令。始读取和执行指令。n系统加电或操作员在键盘上进行系统加电或操作员在键盘上进行“RE

24、SET”操作操作时产生时产生RESET信号。信号。8086复位后复位后CS0FFFFH、IP0000H，所以，所以程序入口在物理地址（程序入口在物理地址（）。）。0FFFF0H3030/80/80其它引脚（续其它引脚（续1）CLK（Clock）n时钟输入时钟输入n系统通过该引脚给系统通过该引脚给CPU提供内部定时信号提供内部定时信号q时钟信号占空比为时钟信号占空比为1/3时是最佳状态，即一个时是最佳状态，即一个周期中周期中1/3 为高电平，为高电平，2/3 为低电平。最高频为低电平。最高频率对率对8086为为5MHz，对，对8086-2为为8MHz，对，对8086-1为为10MHz。8086的

25、的CLK信号由信号由8284A时钟发生器产生。时钟发生器产生。3131/80/80n8284A实际上不只是时钟电路，它除了提供频率实际上不只是时钟电路，它除了提供频率恒定的时钟信号外，还具有复位信号发生电路和恒定的时钟信号外，还具有复位信号发生电路和准备好信号控制电路。复位信号发生电路产生系准备好信号控制电路。复位信号发生电路产生系统复位信号统复位信号RESET，准备好信号控制电路用于对，准备好信号控制电路用于对存储器或存储器或I/O接口产生的准备好信号接口产生的准备好信号READY进行进行同步。同步。8284A的典型用法如下图所示。的典型用法如下图所示。其它引脚（续其它引脚（续1）3232/

26、80/80其它引脚（续其它引脚（续1）3333/80/80n供给供给8284A的频率源可来自脉冲发生器（接在的频率源可来自脉冲发生器（接在EFI引脚上），也可来自振荡器（接在引脚上），也可来自振荡器（接在X1和和X2之间）。之间）。如果如果F/C接接+5V,则由则由EFI输入决定频率；若输入决定频率；若F/C接接地，便由振荡器决定时钟频率。不管在哪种情况地，便由振荡器决定时钟频率。不管在哪种情况下，时钟输出下，时钟输出CLK的频率是输入频率的三分之一。的频率是输入频率的三分之一。其它引脚（续其它引脚（续1）3434/80/80n时钟周期时钟周期q微处理器是在统一的时钟信号微处理器是在统一的时钟

27、信号CLK控制下，按节拍进行控制下，按节拍进行工作的。工作的。8086的时钟频率为的时钟频率为5MHz。时钟周期就是控制。时钟周期就是控制微处理器工作的时钟信号的一个周期（微处理器工作的时钟信号的一个周期（200ns），它是），它是CPU工作的最小节拍。工作的最小节拍。其它引脚（续其它引脚（续1）3535/80/80n总线周期总线周期qCPU每执行一条命令，至少要通过总线对存储器访问每执行一条命令，至少要通过总线对存储器访问一次（取指令）。一次（取指令）。8086 CPU通过总线对外部（存贮器通过总线对外部（存贮器或或I/O接口）进行一次访问所需的时间称为一个总线周接口）进行一次访问所需的时间

28、称为一个总线周期。一个总线周期至少包括期。一个总线周期至少包括4个时钟周期即个时钟周期即T1，T2，T3和和T4，处在这些基本时钟周期中的总线状态称为，处在这些基本时钟周期中的总线状态称为T状态。状态。其它引脚（续其它引脚（续1）3636/80/80其它引脚（续其它引脚（续2）Vccn电源输入电源输入，向，向CPU提供提供5V10%的电源电压的电源电压GNDn接地接地，向，向CPU提供参考地电平提供参考地电平MN/MX（Minimum/Maximum）n工作方式控制线工作方式控制线，输入，输入n接高电平时，接高电平时，8086引脚工作在最小工作方式；反引脚工作在最小工作方式；反之，之，8086

29、工作在最大工作方式工作在最大工作方式3737/80/80 其它引脚（续其它引脚（续3）TESTn测试测试，输入、低电平有效，输入、低电平有效n当当CPU执行执行WAIT指令时，每隔指令时，每隔5个时钟周期对此个时钟周期对此引脚进行一次测试。若为高电平，引脚进行一次测试。若为高电平，CPU则继续处则继续处于空转状态进行等待，直到引脚变为低电平，于空转状态进行等待，直到引脚变为低电平，CPU才结束等待状态，继续执行下一条指令。才结束等待状态，继续执行下一条指令。3838/80/80其它引脚（续其它引脚（续4）BHE /S7 n分时复用引脚，输出、三态分时复用引脚，输出、三态n在总线周期的在总线周期

30、的T1状态输出状态输出BHE，在总线周期的其，在总线周期的其它它T状态输出状态输出S7。nS7指示的状态，目前还没有定义。指示的状态，目前还没有定义。nBHE表示数据线输送的内容，低电平有效。表示数据线输送的内容，低电平有效。qBHE为低电平时，表示使用高八位数据线；否则使用为低电平时，表示使用高八位数据线；否则使用低八位数据线。低八位数据线。qBHE和地址总线的和地址总线的A0状态组合在一起表示的功能如下状态组合在一起表示的功能如下表所示表所示3939/80/80操作操作BHE A0使用的数据引脚使用的数据引脚读或写偶地址的一个字读或写偶地址的一个字0 0AD15AD0读或写偶地址的一个字节

31、读或写偶地址的一个字节10AD7AD0读或写奇地址的一个字节读或写奇地址的一个字节01AD15AD8读或写奇地址的一个字读或写奇地址的一个字011 0AD15AD8（第（第1个总线周期放低位数据字节）个总线周期放低位数据字节）AD7AD0（第（第2个总线周期放高位数据字节）个总线周期放高位数据字节）其它引脚（续其它引脚（续5）BHE和和A0的不同组合状态的不同组合状态4040/80/80 从上图可见，存储器分为奇、偶两个存储体，偶存储体与数据线从上图可见，存储器分为奇、偶两个存储体，偶存储体与数据线D7-D0相连，奇存储体与相连，奇存储体与D15-D8相连，所以地址为奇数的只存放高相连，所以地

32、址为奇数的只存放高8位的数据，位的数据，而偶地址只存放低而偶地址只存放低8位的数据，因此当存放一个位的数据，因此当存放一个16位的数据时，如果不位的数据时，如果不遵从低遵从低8位放入偶地址体，高位放入偶地址体，高8位放入奇地址体的标准方式，则要花费位放入奇地址体的标准方式，则要花费2个总线周期才能完成，从而大大影响数据访问的速度个总线周期才能完成，从而大大影响数据访问的速度奇存储体奇存储体偶存储体偶存储体奇地址奇地址偶地址偶地址DBDB1515-DB-DB8 8DBDB7 7-DB-DB0 0BHEBHE其它引脚（续其它引脚（续6）4141/80/80“引脚引脚”小结小结nCPU引脚是系统总线

33、的基本信号引脚是系统总线的基本信号n可以分成三类信号：可以分成三类信号：n16位数据线：位数据线：D0D15n20位地址线：位地址线：A0A19n控制线：控制线：qMN/MX*、BHE*、DEN、DT/R*qALE、IO/M*、WR*、RD*、READYqINTR、INTA*、NMI，HOLD、HLDAqTEST*、RESET、CLK、Vcc、GND4242/80/80“引脚引脚”提问提问n提问之一：提问之一：CPU引脚是如何与外部连接的呢？引脚是如何与外部连接的呢？n解答：总线形成解答：总线形成n提问之二：提问之二：CPU引脚是如何相互配合，引脚是如何相互配合，实现总线操作、控制系统工作的呢

34、？实现总线操作、控制系统工作的呢？n解答：总线时序解答：总线时序（第（第6.2节）节）4343/80/806.1.3 最小方式下的系统总线结构最小方式下的系统总线结构（1）20位地址总线位地址总线采用采用3个个三态透明锁存器三态透明锁存器8282进行进行锁存锁存和驱动和驱动（2）16位数据总线位数据总线采用采用数据收发器数据收发器8286进行驱动进行驱动（3）系统控制信号）系统控制信号由由8086引脚直接提供引脚直接提供4444/80/80Intel 8282具有三态输出的具有三态输出的TTL电平锁存器电平锁存器STB 电平锁存引脚电平锁存引脚OE*输出允许引脚输出允许引脚每一位都是一个三态锁

35、存器，每一位都是一个三态锁存器，8个三态锁存器的控制端连在一起个三态锁存器的控制端连在一起4545/80/80常用集成电路芯片常用集成电路芯片 74LS373具有三态输出的具有三态输出的TTL电平锁存器电平锁存器LE 电平锁存引脚电平锁存引脚OE*输出允许引脚输出允许引脚74LS373与与Intel 8282功能一样功能一样4646/80/80AD7 AD0A15 A8A19/S6 A16/S3+5V8088ALE8282STB系统总线信号系统总线信号A19 A16A15 A8A7 A0D7 D0IO/M*RD*WR*8282STB8282STB8286TOE*MN/MX*IO/M*RD*WR

36、*DT/R*DEN*OE*OE*OE*最小方式下的系统总线结构最小方式下的系统总线结构（1）20位地址总线位地址总线采用采用3个个三态透明锁存器三态透明锁存器8282进行进行锁存锁存和驱动和驱动（2）8位数据总线位数据总线采用采用数据收发器数据收发器8286进行驱动进行驱动（3）系统控制信号）系统控制信号由由8088引脚直接提供引脚直接提供补充补充4747/80/80补充：三态门和补充：三态门和D触发器触发器n三态门和以三态门和以D触发器形成的锁存器是微机接口电触发器形成的锁存器是微机接口电路中最常使用的两类逻辑电路路中最常使用的两类逻辑电路n三态门的作用：功率放大、导通开关三态门的作用：功率

37、放大、导通开关n器件共用总线时，一般使用三态电路：器件共用总线时，一般使用三态电路：q需要使用总线的时候打开三态门；需要使用总线的时候打开三态门；q不使用的时候关闭三态门，使之处于高阻不使用的时候关闭三态门，使之处于高阻nD触发器的作用：信号保持，导通开关触发器的作用：信号保持，导通开关三态锁存4848/80/80三态缓冲器（三态门）三态缓冲器（三态门）T为低电平时：为低电平时：输出为高阻抗（三态）输出为高阻抗（三态）T为高电平时：为高电平时：输出为输入的反相输出为输入的反相TAF表示反相或低电平有效表示反相或低电平有效TAFTAFTAF三态门具有单向导通和三态的特性三态门具有单向导通和三态的

38、特性4949/80/80常用集成电路芯片常用集成电路芯片 74LS244 每一位都是一个三态门，每一位都是一个三态门，每每4个三态门的控制端连接在一起个三态门的控制端连接在一起双双4位单向缓冲器位单向缓冲器分成分成4位的两组位的两组每组的控制端连接在每组的控制端连接在一起一起控制端低电平有效控制端低电平有效输出与输入同相输出与输入同相5050/80/80双向三态缓冲器双向三态缓冲器ABTOE*OE*0，导通，导通 T1 AB T0 ABOE*1，不导通，不导通双向三态门具有双向双向三态门具有双向导通和三态的特性导通和三态的特性5151/80/80Intel 8286OE*0，导通，导通 T1

39、AB T0 ABOE*1，不导通，不导通每一位都是一个双向三态门，每一位都是一个双向三态门，8位具有共同的控制端位具有共同的控制端8位双向缓冲器位双向缓冲器控制端连接在一起，控制端连接在一起，低电平有效低电平有效可以双向导通可以双向导通输出与输入同相输出与输入同相5252/80/80常用集成电路芯片常用集成电路芯片 74LS2458位双向缓冲器位双向缓冲器控制端连接在一起，控制端连接在一起，低电平有效低电平有效可以双向导通可以双向导通输出与输入同相输出与输入同相E*0，导通，导通 DIR1 AB DIR0 ABE*1，不导通，不导通74LS245与与Intel 8286功能一样功能一样5353

40、/80/80D触发器触发器 D Q C Q电平锁存电平锁存 D Q C Q上升沿锁存上升沿锁存负脉冲的上升沿负脉冲的上升沿D QC QSR带有异步置位清零的带有异步置位清零的电平控制的锁存器电平控制的锁存器电平锁存：电平锁存：高电平通过，低电平锁存高电平通过，低电平锁存上升沿锁存：上升沿锁存：通常用负脉冲触发锁存通常用负脉冲触发锁存5454/80/80常用集成电路芯片常用集成电路芯片 74LS273具有异步清零的具有异步清零的TTL上升沿锁存器上升沿锁存器每一位都是一个每一位都是一个D触发器，触发器，8个个D触发器的控制端连接在一起触发器的控制端连接在一起5555/80/80三态缓冲锁存器（三

41、态锁存器）三态缓冲锁存器（三态锁存器）TA D Q CB锁存环节锁存环节缓冲环节缓冲环节5656/80/80 6.1.4 最大方式下的引脚定义最大方式下的引脚定义u 当当MN/MX引脚接地引脚接地（MN/MX=0）时，）时，8086CPU工作在最大工工作在最大工作方式作方式u 此时，除此时，除24引脚到引脚到31引脚引脚8个引脚外，其他引个引脚外，其他引线与最小模式相同线与最小模式相同5757/80/80最大方式下的引脚定义（续最大方式下的引脚定义（续1）1、S2、S1、S0n总线周期状态信号总线周期状态信号，输出，三态。，输出，三态。n这三个信号连接到总线控制器这三个信号连接到总线控制器82

42、88的输入端，的输入端，8288对它们译码后可以产生系统总线所需要的各对它们译码后可以产生系统总线所需要的各种控制信号。种控制信号。n三个信号的代码组合以及对应的操作见下表三个信号的代码组合以及对应的操作见下表5858/80/80最大方式下的引脚定义（续最大方式下的引脚定义（续2）S2 S1 S0 操作状态操作状态8288产生的信号产生的信号0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1中断响应中断响应读读I/O端口端口写写I/O端口端口暂停暂停取指令取指令读存储器读存储器写存储器写存储器保留保留INTAIORCIOWC，AIOWC无无MRDCMRDCMWTC

43、，AMWC无无5959/80/80最大方式下的引脚定义（续最大方式下的引脚定义（续3）2、RQ/GT1、RQ/GT0 n 总线请求总线请求/总线响应信号引脚总线响应信号引脚。n 每一个引脚都具有双向功能，既是总线请求输入每一个引脚都具有双向功能，既是总线请求输入也是总线响应输出，但也是总线响应输出，但RQ/GT0比比RQ/GT1具有更具有更高的优先权。高的优先权。n 这些引脚内部都有上拉电阻，所以在未使用时可这些引脚内部都有上拉电阻，所以在未使用时可以悬空以悬空6060/80/80最大方式下的引脚定义（续最大方式下的引脚定义（续4）3、LOCK n 总线封锁信号输出，低电平有效总线封锁信号输出

44、，低电平有效。n 该信号有效时，该信号有效时，CPU封锁总线，不允许其它的总封锁总线，不允许其它的总线控制设备申请使用系统总线线控制设备申请使用系统总线6161/80/80最大方式下的引脚定义（续最大方式下的引脚定义（续5）4、QS1、QS0 n 指令队列状态输出指令队列状态输出。n 根据该状态信号，从外部可以跟踪根据该状态信号，从外部可以跟踪CPU内部的指内部的指令队列。令队列。n QS1、QS0的编码如下表的编码如下表QS1QS0指令队列状态指令队列状态00110101无操作，队列中指令未被取出无操作，队列中指令未被取出从队列中取出当前指令中的第一字节从队列中取出当前指令中的第一字节队列空

45、队列空从队列中取出指令的后续字节从队列中取出指令的后续字节6262/80/806.1.5 最大方式的系统总线结构最大方式的系统总线结构VccVcc82848284RES#RES#RDY RDYREADYREADY MN/MX#MN/MX#S0#S0#S1#S1#S2#S2#CLKCLKREADYREADYRESETRESET80868086CPUCPUBHE#BHE#BQ#/GT0#BQ#/GT0#BQ#/GT1#BQ#/GT1#INTRINTRLOCK#LOCK#A19-A16A19-A16AD15-AD0AD15-AD082888288CLKCLKS0#S0#S1#S1#S2#S2#DEN

46、DENDT/R#DT/R#ALEALEAMWC#AMWC#AIOWC#AIOWC#INTA#INTA#MRDC#MRDC#MWTC#MWTC#IORC#IORC#IOWC#IOWC#8282 X3OE#OE#T T8286 X3OE#OE#DIDISTBSTBBHE#BHE#ADDRESSADDRESSADDR./DATAADDR./DATABHEBHE#MEMORYMEMORYI/0I/0INTERFACEINTERFACEADDR SUBADDR SUBDATA BUSDATA BUSINTRINTRLOCK#LOCK#D0D0126363/80/80最大方式的系统总线结构最大方式的系统总

47、线结构126464/80/806.2 8086的总线时序的总线时序n时序（时序（Timing）是指信号高低电平（有效或无效）是指信号高低电平（有效或无效）变化及相互间的时间顺序关系变化及相互间的时间顺序关系nCPU时序决定系统各部件间的同步和定时时序决定系统各部件间的同步和定时n总线时序描述总线时序描述CPU引脚如何实现引脚如何实现总线操作总线操作 什么是什么是总线操作总线操作？6565/80/808086的总线时序（续的总线时序（续1）n总线操作是指总线操作是指CPU通过总线对外的各种操作通过总线对外的各种操作n8086的总线操作主要有：的总线操作主要有：q存储器读、存储器读、I/O读操作读

48、操作q存储器写、存储器写、I/O写操作写操作q中断响应操作中断响应操作q总线请求及响应操作总线请求及响应操作qCPU正在进行内部操作、并不进行实际对外操作的空闲正在进行内部操作、并不进行实际对外操作的空闲状态状态T1n描述总线操作的微处理器时序有三级描述总线操作的微处理器时序有三级q指令周期指令周期 总线周期总线周期 时钟周期时钟周期 什么是什么是指令、总线和时钟周期指令、总线和时钟周期？6666/80/808086的总线时序（续的总线时序（续2）n指令周期指令周期是指一条指令经取指、译码、读写操作数到执行是指一条指令经取指、译码、读写操作数到执行完成的过程。若干总线周期组成一个指令周期完成的

49、过程。若干总线周期组成一个指令周期n总线周期总线周期是指是指CPU通过总线操作与外部（存储器或通过总线操作与外部（存储器或I/O端端口）进行一次数据交换的过程口）进行一次数据交换的过程n8086的基本总线周期需要的基本总线周期需要4个个时钟周期时钟周期q4个时钟周期编号为个时钟周期编号为T1、T2、T3和和T4q总线周期中的时钟周期也被称作总线周期中的时钟周期也被称作“T状态状态”q时钟周期的时间长度就是时钟频率的倒数时钟周期的时间长度就是时钟频率的倒数n当需要延长总线周期时插入等待状态当需要延长总线周期时插入等待状态TwnCPU进行内部操作，没有对外操作时，其引脚就处于空闲进行内部操作，没有

50、对外操作时，其引脚就处于空闲状态状态T1 何时有何时有总线周期？总线周期？演示演示6767/80/808086的总线时序（续的总线时序（续3）n任何指令的取指阶段都需要存储器读总线周期，读取的内任何指令的取指阶段都需要存储器读总线周期，读取的内容是指令代码容是指令代码n任何一条以存储单元为源操作数的指令都将引起存储器读任何一条以存储单元为源操作数的指令都将引起存储器读总线周期，任何一条以存储单元为目的操作数的指令都将总线周期，任何一条以存储单元为目的操作数的指令都将引起存储器写总线周期引起存储器写总线周期n只有执行只有执行IN指令才出现指令才出现I/O读总线周期，执行读总线周期，执行OUT指令