计算机组成原理第三章多层次的存贮器课件.ppt

1、计算机组成原理第三章多层次的存贮器优选计算机组成原理第三章多层次的存贮器3在理想情况下，如果程序段或数据块都是连续地在主存中存取，那么将大大提高主存的访问速度。h=Nc/（Nc+Nm)如图(a)表示编程操作时存储元写0、写1的情况。Cache 的 读写 操作2ms内集中安排所有刷新周期。64个行组成，每组4行，16个组，d=4假定访问一次主存储器的时间为100ns，其中包括所有的缺失处理。在不改变存取周期的前提下，增加存储器的带宽换句话说，它与CPU的数据交换同步于外部的系统时钟信号，并且以CPU/存储器总线的最高速度运行，而不需要插入等待状态。程序局部性的实质是程序在某段时间内仅需要访问内存

2、很小一部分空间。标记s外存储器简称外存，它是大容量辅助存储器。1、目前存储器的特点是顺序方式 M007当两个端口的地址不相同时，在两个端口上进行读写操作，一定不会发生冲突。3.1存储器概述一、存储器分类一、存储器分类1.按存储介质分类按存储介质分类(1)半导体存储器半导体存储器(2)磁表面存储器磁表面存储器(3)磁芯存储器磁芯存储器(4)光盘存储器光盘存储器易失易失TTL、MOS磁头、载磁体磁头、载磁体硬磁材料、环状元件硬磁材料、环状元件激光、磁光材料激光、磁光材料非非易易失失4(1)存取时间与物理地址无关（随机访问）存取时间与物理地址无关（随机访问）顺序存取存储器顺序存取存储器 磁带磁带2.

3、按存取方式分类按存取方式分类(2)存取时间与物理地址有关（串行访问）存取时间与物理地址有关（串行访问）随机存储器随机存储器 只读存储器只读存储器 直接存取存储器直接存取存储器 磁盘磁盘在程序的执行过程中在程序的执行过程中 可可 读读 可可 写写在程序的执行过程中在程序的执行过程中 只只 读读5磁盘、磁带、光盘磁盘、磁带、光盘 高速缓冲存储器（高速缓冲存储器（Cache）Flash Memory存存储储器器主存储器主存储器辅助存储器辅助存储器MROMPROMEPROMEEPROMRAMROM静态静态 RAM动态动态 RAM3.按在计算机中的作用分类按在计算机中的作用分类63.1存储器概述二、存储

4、器分级结构1、目前存储器的特点是速度快的存储器价格贵，容量小；价格低的存储器速度慢，容量大。在计算机存储器体系结构设计时，我们希望存储器系统的性能高、价格低，那么在存储器系统设计时，应当在存储器容量，速度和价格方面的因素作折中考虑，建立了分层次的存储器体系结构如下图所示。73.1.2 存储器分级结构2、分级结构 高速缓冲存储器简称cache，它是计算机系统中的一个高速小容量半导体存储器。主存储器简称主存，是计算机系统的主要存储器，用来存放计算机运行期间的大量程序和数据。外存储器简称外存，它是大容量辅助存储器。83.1.2 存储器分级结构 分层存储器系统之间的连接关系93.1.3主存储器的技术指

5、标 字存储单元存放一个机器字的存储单元，字存储单元存放一个机器字的存储单元，相应的单元地址叫字地址。相应的单元地址叫字地址。字节存储单元存放一个字节的单元，相应字节存储单元存放一个字节的单元，相应的地址称为字节地址。的地址称为字节地址。存储容量指一个存储器中可以容纳的存储存储容量指一个存储器中可以容纳的存储单元总数。存储容量越大，能存储的信息单元总数。存储容量越大，能存储的信息就越多。就越多。10113.2 SRAM存储器 主存（内部存储器）是半导体存储器。根据信息存储的机理不同可以分为两类 静态读写存储器(SRAM)存取速度快，存储容量不如DRAM大。动态读写存储器(DRAM)容量大，存取速

6、度慢一些。12 1、主存的基本组成、主存的基本组成存储体存储体驱动器驱动器译码器译码器MAR控制电路控制电路读读写写电电路路MDR地址总线地址总线数据总线数据总线读读写写132、主存和主存和 CPU 的联系的联系MDRMARCPU主主 存存读读数据总线数据总线地址总线地址总线写写14芯片容量芯片容量3、半导体存储芯片的基本结构半导体存储芯片的基本结构译译码码驱驱动动存存储储矩矩阵阵读读写写电电路路1K4位位16K1位位8K8位位片选线片选线读读/写控制线写控制线地地址址线线数数据据线线地址线地址线（单向）（单向）数据线数据线（双向）（双向）10414113815在不改变存取周期的前提下，增加存

7、储器的带宽访问CacheCache/主存系统的平均访问时间2114引脚图(1Kx4)采用动态再定位，简化了程序的装入对于内存地址(B0010)16=(1011 0000 0000 0001 0000)2半导体存储芯片的译码驱动方式主存地址长度s+w=19Pentium PC的CacheWE A CSta=tc/e=50ns/0.程序局部性的实质是程序在某段时间内仅需要访问内存很小一部分空间。虚拟存储器可以分为两类：页式和段式浮空栅上的电荷量决定了读取操作时，加在栅极上的控制电压能否开启MOS管，并产生从漏极D到源极S的电流。标记s二、半导体存储芯片简介二、半导体存储芯片简介1.半导体存储芯片的

8、基本结构半导体存储芯片的基本结构译译码码驱驱动动存存储储矩矩阵阵读读写写电电路路片选线片选线读读/写控制线写控制线地地址址线线数数据据线线片选线片选线读读/写控制线写控制线（低电平写（低电平写 高电平读）高电平读）（允许读）（允许读）CSCE（允许写）（允许写）WEOER/W16存储芯片片选线的作用存储芯片片选线的作用用用 16K 1位位 的存储芯片组成的存储芯片组成 64K 8位位 的存储器的存储器 32片片当地址为当地址为 65 535 时，此时，此 8 片的片选有效片的片选有效 8片片16K 1位位 8片片16K 1位位 8片片16K 1位位 8片片16K 1位位170,015,015,

9、70,7 读读/写控制电路写控制电路 地地址址译译码码器器 字线字线015168矩阵矩阵07D07D 位线位线 读读/写选通写选通A3A2A1A02.半导体存储芯片的译码驱动方式半导体存储芯片的译码驱动方式(1)单译码方式单译码方式00000,00,7007D07D 读读/写选通写选通 读读/写控制电路写控制电路 185107)s=730Mb/s换句话说，它与CPU的数据交换同步于外部的系统时钟信号，并且以CPU/存储器总线的最高速度运行，而不需要插入等待状态。无论选择那种映射方式，都要把主存和cache划分为同样大小的“块”。解所需芯片数量=(1M8)/(1M4)=2片存储器周期T，总线传送

10、周期，存储器的交叉模块数为m,取启动间隔为 m=T/,（m为交叉存取度）4、图(c)表示从存储位元读出1。主存第j块内容拷贝到Cache的i行价格低的存储器速度慢，容量大。EPROM叫做光擦除可编程可读存储器。4 只读存储器和闪速存储器字地址 w读操作时，假定某个存储元原存1，那么晶体管导通，与它所在位线接通，有电流通过位线，所经过的负载上产生一个电压降。N位地址，位地址，寻址寻址2n个存储个存储单元单元22n/2根译码根译码线线0n0102031012131nn0n1n2nnY Y 地地 址址 译译 码码X X地地址址译译码码(2)双译码方式双译码方式193.2 SRAM存储器一、基本的静态

11、存储元阵列1、存储位元2、三组信号线 地址线 数据线 控制线20字长(位)扩展（DBUS）2Kx2 2Kx8“1”状态如果控制栅不加正电压，浮空栅则只有少许电子或不带电荷，这种情况我们定义为存储元处于1状态。二、半导体存储芯片简介它的存储内容可以根据需要写入，当需要更新时将原存储内容抹去，再写入新的内容。七、DRAM主存读/写的正确性校验换句话说，它与CPU的数据交换同步于外部的系统时钟信号，并且以CPU/存储器总线的最高速度运行，而不需要插入等待状态。30脚内存条设计成8位数据线，存储容量从256KB32MB。解所需芯片数量=(1M8)/(1M4)=2片Cache最不经常使用算法(LFU)C

12、ache近期最久未使用算法(LRU)使用场合为成批数据读取。WE A CS3.2 SRAM存储器二、基本的SRAM逻辑结构SRAM芯大多采用双译码方式，以便组织更大的存储容量。采用了二级译码将地址分成x向、y向两部分如图所示。213.2 SRAM存储器 读与写的互锁逻辑控制信号中CS是片选信号，CS有效时（低电平），门G1、G2均被打开。OE为读出使能信号，OE有效时（低电平），门G2开启，当写命令WE=1时（高电平），门G1关闭，存储器进行读操作。写操作时，WE=0，门G1开启，门G2关闭。注意，门G1和G2是互锁的，一个开启时另一个必定关闭，这样保证了读时不写，写时不读。222114引脚图

13、(1Kx4)地址线 数据线 读写控制线 片选线 电源线 地线A6A5A4A3A0A1A2CSGND123456789181716151413121110VCCA7A8A9I/O1I/O2I/O3I/O4WE2114A6233.2 SRAM存储器三、存储器的读写周期 读周期 读出时间taq 读周期时间trc 写周期 写周期时间twc 写时间twd 存取周期 读周期时间trc=写时间twd2425例1图3.5(a)是SRA的写入时序图。其中R/W是读/写命令控制线，当R/W线为低电平时，存储器按给定地址把数据线上的数据写入存储器。请指出图3.5(a)写入时序中的错误，并画出正确的写入时序图。解：点

14、击上图263.3 DRAM存储器存储位元的记忆原理 SRAM存储器的存储位元是一个触发器，它具有两个稳定的状态。而DRAM存储器的存储位元是由一个MOS晶体管和电容器组成的记忆电路。27单管DRAM存储器原理T1X地址译码线C电容用于存电容用于存储电荷，有储电荷，有电荷代表电荷代表1，否则代表否则代表0I/OY地址译码线T228DRAM 刷新相关概念 DRAM靠电容电荷存储信息。电容电荷容易泄漏，需定期补充电荷以保持信息不变，补充电荷的过程称为刷新过程（读出是破坏性的）泄漏完毕之前如不能补充电荷，存储信息发生丢失，信息存储到信息泄漏完毕之间必须完成刷新过程，称为最大刷新周期，从上一次对存储器刷

15、新结束到下一次对整个存储器刷新结束所需要的时间称为刷新周期，刷新一块芯片所需的刷新周期数由芯片矩阵的行数决定。29总的CPI=基本CPI+每条指令中存贮器停顿的时钟周期抹去时，用40W紫外灯，相距2cm，照射几分钟即可。标记大小(s-d)=12-4=8WE A CS通常，存储周期略大于存取时间，其时间单位为ns。程序局部性的实质是程序在某段时间内仅需要访问内存很小一部分空间。换句话说，它与CPU的数据交换同步于外部的系统时钟信号，并且以CPU/存储器总线的最高速度运行，而不需要插入等待状态。i=j mod m （m为Cache的总行数）每块128字，请表示内存地址的格式。随机替换策略的功效只是

16、稍逊于前两种策略。然后传送地址码A10A19，由列选通信号CRS打入到列地址锁存器。它的存储内容可以根据需要写入，当需要更新时将原存储内容抹去，再写入新的内容。3.3 DRAM存储器1、MOS管做为开关使用，而所存储的信息1或0则是由电容器上的电荷量来体现当电容器充满电荷时，代表存储了1，当电容器放电没有电荷时，代表存储了0。2、图(a)表示写1到存储位元。此时输出缓冲器关闭、刷新缓冲器关闭，输入缓冲器打开（R/W为低），输入数据DIN=1送到存储元位线上，而行选线为高，打开MOS管，于是位线上的高电平给电容器充电，表示存储了1。3、图(b)表示写0到存储位元。此时输出缓冲器和刷新缓冲器关闭，

17、输入缓冲器打开，输入数据DIN=0送到存储元位线上；行选线为高，打开MOS管，于是电容上的电荷通过MOS管和位线放电，表示存储了0。4、图(c)表示从存储位元读出1。输入缓冲器和刷新缓冲器关闭，输出缓冲器/读放打开（R/W为高）。行选线为高，打开MOS管，电容上所存储的1送到位线上，通过输出缓冲器/读出放大器发送到DOUT,即DOUT=1。5、图(d)表示(c)读出1后存储位元重写1。由于(c)中读出1是破坏性读出，必须恢复存储位元中原存的1。此时输入缓冲器关闭，刷新缓冲器打开，输出缓冲器/读放打开，DOUT=1经刷新缓冲器送到位线上，再经MOS管写到电容上。注意，输入缓冲器与输出缓冲器总是互

18、锁的。这是因为读操作和写操作是互斥的，不会同时发生。30DRAM 刷新 DRAM靠电容电荷存储信息。电容电荷容易泄漏，需定期补充电荷以保持信息不变，补充电荷的过程称为刷新过程（读出是破坏性的）泄漏完毕之前如不能补充电荷，存储信息发生丢失，信息存储到信息泄漏完毕之间必须完成刷新过程，称为最大刷新周期，从上一次对存储器刷新结束到下一次对整个存储器刷新结束所需要的时间称为刷新周期，刷新一块芯片所需的刷新周期数由芯片矩阵的行数决定。31芯片的逻辑结构下面我们通过一个例子来看一下动态存储器的逻辑结构如图。图(a)示出1M4位DRAM芯片的管脚图，其中有两个电源脚、两个地线脚，为了对称，还有一个空脚（NC

19、）。图(b)是该芯片的逻辑结构图。323334读/写周期、刷新周期 读周期、写周期的定义是从行选通信号RAS下降沿开始，到下一个RAS信号的下降沿为止的时间，也就是连续两个读周期的时间间隔。通常为控制方便，读周期和写周期时间相等。353.3 DRAM存储器刷新周期DRAM存储位元是基于电容器上的电荷量存储，这个电荷量随着时间和温度而减少，因此必须定期地刷新，以保持它们原来记忆的正确信息。刷新操作有两种刷新方式集中式刷新分散式刷新异步式刷新36集中刷新方式刷新间隔2ms读写/维持刷新过程/死区500ns500ns2ms内集中安排所有刷新周期。用在实时要求不高的场合。37分散刷新方式刷新间隔2ms

20、500ns500ns存储周期各刷新周期分散安排在存取周期中。用在低速系统中38异步刷新方式15.5微秒500ns各刷新周期分散安排在2ms内每隔一段时间刷新一行。每隔15.5微秒提一次刷新请求，刷新一行；2毫秒内刷新完所有行用在大多数计算机中。2ms128行15.5 微秒15.5微秒500ns393.3 DRAM存储器、存储器容量的扩充 给定的芯片字长位数较短，不满足设计要求的存储器字长，此时需要用多片给定芯片扩展字长位数。三组信号线中，地址线和控制线公用而数据线单独分开连接。d=设计要求的存储器容量/选择芯片存储器容量 例2 利用1M4位的SRAM芯片，设计一个存储容量为1M8位的SRAM存

21、储器。解所需芯片数量=(1M8)/(1M4)=2片403.3 DRAM存储器 例：存贮器的位扩展。用例：存贮器的位扩展。用 211 4 存储芯片存储芯片组成组成 1K 8位位 的存储器的存储器1、位数扩展、位数扩展41刷新周期DRAM存储位元是基于电容器上的电荷量存储，这个电荷量随着时间和温度而减少，因此必须定期地刷新，以保持它们原来记忆的正确信息。DRAM 刷新相关概念M216234 只读存储器和闪速存储器Flash Memory这些地址在各模块中如何安排，有两种方式一种是顺序方式，一种是交叉方式(2)如果CE在地址匹配之前变低，片上的控制逻辑在左、右地址间进行判断来选择端口(地址有效判断)

22、。Flash MemoryCache近期最久未使用算法(LRU)按在计算机中的作用分类存储器带宽：单位时间里存储器所存取的信息量，通常以位/秒或字节/秒做度量单位。利用此方法可将存储器抹成全“1”状态。用用 211 4 存储芯片组成存储芯片组成 1K 8位位 的存储器的存储器2片片10根地址线根地址线8根数据线根数据线DDD0479AA021142114CSWE422、字存储容量扩展 给定的芯片存储容量较小（字数少），不满足设计要求的总存储容量，此时需要用多片给定芯片来扩展字数。三组信号组中给定芯片的地址总线和数据总线公用，控制总线中R/W公用，使能端EN不能公用，它由地址总线的高位段译码来决

23、定片选信号。所需芯片数仍由（d=设计要求的存储器容量/选择芯片存储器容量）决定。例3利用1M8位的DRAM芯片设计2M8位的DRAM存储器解所需芯片数d=（2M8）/（1M8）=2(片)举例：举例：用用 1K 8位位 存储芯片组成存储芯片组成 2K 8位位 的存储器的存储器43 用用 1K 8位位 存储芯片组成存储芯片组成 2K 8位位 的存储器的存储器11根地址线根地址线8根数据线根数据线2片片1K 8 8位位1K 8 8位位D7D0WEA1A0A9CS0A10 1CS144主存储器与CPU的连接D0,D1WE A CS2K2D0D1A10-0MREQ#R/W#CPUD1D0举例：2Kx2-

24、2Kx8？45字长(位)扩展（DBUS）2Kx2 2Kx8A10-0D1 D0D7D6A10-0MREQ#R/W#CPUD7D0WE A CS2K2DWE A CS2K2DWE A CS2K2DWE A CS2K2DD5 D4D3 D246字数(字)扩展(ABUS)8Kx832Kx8A14-13A12-02-4译码ramsel4ramsel2ramsel1ramsel0OE#D7D0D7D0D7D0D7D0WE A CS8K8DWE A CS8K8DWE A CS8K8DWE A CS8K8DA12-0MREQ#R/W#CPUD7D047综合扩展8Kx8 32Kx32112-4译码100100

25、A14-13A12-0A12-0OE#MREQ#R/W#CPUD31D0D31D0D31D0D31D0D31D0WE A CS8Kx84片DWE A CS8Kx84片DWE A CS8Kx84片DWE A CS8Kx84片D48各芯片地址范围8位8K8K8K8K1234D7D6D1D0A14A13A12A00 0 0 0.00 0 1 1.10 1 0 0.00 1 1 1.11 0 0 0.01 0 1 1.11 1 0 0.01 1 1 1.1493.3 DRAM存储器3、存储器模块条 存储器通常以插槽用模块条形式供应市场。这种模块条常称为内存条，它们是在一个条状形的小印制电路板上，用一定

26、数量的存储器芯片，组成一个存储容量固定的存储模块。如图所示。内存条有30脚、72脚、100脚、144脚、168脚等多种形式。30脚内存条设计成8位数据线，存储容量从256KB32MB。72脚内存条设计成32位数据总线 100脚以上内存条既用于32位数据总线又用于64位数据总线，存储容量从4MB512MB。50六、高级的DRAM结构 1、FPM DRAM快速页模式动态存储器，它是根据程序的局部性原理来实现的。51 2、CDRAM带高速缓冲存储器（cache）的动态存储器，它是在通常的DRAM芯片内又集成了一个小容量的SRAM，从而使DRAM芯片的性能得到显著改进。如图所示出1M4位CDRAM芯片

27、的结构框图，其中SRAM为5124位。52533.3 DRAM存储器 SDRAM同步型动态存储器。计算机系统中的CPU使用的是系统时钟，SDRAM的操作要求与系统时钟相同步，在系统时钟的控制下从CPU获得地址、数据和控制信息。换句话说，它与CPU的数据交换同步于外部的系统时钟信号，并且以CPU/存储器总线的最高速度运行，而不需要插入等待状态。其原理和时序关系见下一页图和动画。54553.3 DRAM存储器例4 CDRAM内存条组成实例。一片CDRAM的容量为1M4位，8片这样的芯片可组成1M32位4MB的存储模块，其组成如下图所示。56573.3 DRAM存储器七、DRAM主存读/写的正确性校

28、验 DRAM通常用做主存储器，其读写操作的正确性与可靠性至关重要。为此除了正常的数据位宽度，还增加了附加位，用于读/写操作正确性校验。增加的附加位也要同数据位一起写入DRAM中保存。其原理如图所示。583.4 只读存储器和闪速存储器一、只读存储器 ROM叫做只读存储器。顾名思义，只读的意思是在它工作时只能读出，不能写入。然而其中存储的原始数据，必须在它工作以前写入。只读存储器由于工作可靠，保密性强，在计算机系统中得到广泛的应用。主要有两类掩模ROM掩模ROM实际上是一个存储内容固定的ROM，由生产厂家提供产品。可编程ROM用户后写入内容，有些可以多次写入。一次性编程的PROM多次编程的EPRO

29、M和E2PROM。593.4 只读存储器和闪速存储器1、掩模ROM掩模ROM的阵列结构和存储元 603.4 只读存储器和闪速存储器掩模ROM的逻辑符号和内部逻辑框图 612、可编程ROM uPROM一次编程一次编程623.4 只读存储器和闪速存储器3、可编程、可编程ROM EPROM叫做光擦除可编程可读存储器。叫做光擦除可编程可读存储器。它的存储内容可以根据需要写入，当需它的存储内容可以根据需要写入，当需要更新时将原存储内容抹去，再写入新要更新时将原存储内容抹去，再写入新的内容。的内容。63EPROM64编程器65紫外线擦除器663.4 只读存储器和闪速存储器 E2PROM存储元 EEPROM

30、，叫做电擦除可编程只读存储器。其存储元是一个具有两个栅极的NMOS管，如图(a)和(b)所示，G1是控制栅，它是一个浮栅，无引出线；G2是抹去栅，它有引出线。在G1栅和漏极D之间有一小面积的氧化层，其厚度极薄，可产生隧道效应。如图(c)所示，当G2栅加20V正脉冲P1时，通过隧道效应，电子由衬底注入到G1浮栅，相当于存储了“1”。利用此方法可将存储器抹成全“1”状态。673.4 只读存储器和闪速存储器 这种存储器在出厂时，存储内容为全“1”状态。使用时，可根据要求把某些存储元写“0”。写“0”电路如图(d)所示。漏极D加20V正脉冲P2,G2栅接地，浮栅上电子通过隧道返回衬底，相当于写 E2P

31、ROM读出时的电路如图(e)所示，这时G2栅加3V电压，若G1栅有电子积累，T2管不能导通，相当于存“1”；若G1栅无电子积累，T2管导通，相当于存“0”。683.4 只读存储器和闪速存储器4、闪速存储器FLASH存储器也翻译成闪速存储器，它是高密度非失易失性的读/写存储器。高密度意味着它具有巨大比特数目的存储容量。非易失性意味着存放的数据在没有电源的情况下可以长期保存。总之，它既有RAM的优点，又有ROM的优点，称得上是存储技术划时代的进展。69闪速存储器 Flash Memory 在不加电的情况下可长期保持存储的信息。本质上属于EEPROM，既有ROM的特点，又有很高的存取速度，而且易于擦

32、除和重写，功耗很小。存放BIOS，升级方便703.4 只读存储器和闪速存储器 FLASH存储元在EPROM存储元基础上发展起来的，由此可以看出创新与继承的关系。如右图所示为闪速存储器中的存储元，由单个MOS晶体管组成，除漏极D和源极S外，还有一个控制栅和浮空栅。713.4 只读存储器和闪速存储器“0”状态当控制栅加上足够状态当控制栅加上足够的正电压时，浮空栅将储存的正电压时，浮空栅将储存许多电子带负电，这意味着许多电子带负电，这意味着浮空栅上有很多负电荷，这浮空栅上有很多负电荷，这种情况我们定义存储元处于种情况我们定义存储元处于0状态。状态。“1”状态如果控制栅不加正状态如果控制栅不加正电压，

33、浮空栅则只有少许电电压，浮空栅则只有少许电子或不带电荷，这种情况我子或不带电荷，这种情况我们定义为存储元处于们定义为存储元处于1状态。状态。浮空栅上的电荷量决定了读浮空栅上的电荷量决定了读取操作时，加在栅极上的控取操作时，加在栅极上的控制电压能否开启制电压能否开启MOS管，并管，并产生从漏极产生从漏极D到源极到源极S的电流。的电流。723.4 只读存储器和闪速存储器 编程操作实际上是写操作。所有存储元的原始状态均处编程操作实际上是写操作。所有存储元的原始状态均处“1”“1”状态，这是因为擦除操作时控制栅不加正电压。状态，这是因为擦除操作时控制栅不加正电压。编程操作的目的是为存储元的浮空栅补充电

34、子，从而使编程操作的目的是为存储元的浮空栅补充电子，从而使存储元改写成存储元改写成“0”“0”状态。如果某存储元仍保持状态。如果某存储元仍保持“1”“1”状状态，则控制栅就不加正电压。态，则控制栅就不加正电压。如图如图(a)(a)表示编程操作时存储元写表示编程操作时存储元写0 0、写、写1 1的情况。实际的情况。实际上编程时只写上编程时只写0 0，不写，不写1 1，因为存储元擦除后原始状态全，因为存储元擦除后原始状态全为为1 1。要写。要写0 0，就是要在控制栅，就是要在控制栅C C上加正电压。一旦存储上加正电压。一旦存储元被编程，存储的数据可保持元被编程，存储的数据可保持100100年之久而

35、无需外电源。年之久而无需外电源。733.4 只读存储器和闪速存储器 读取操作控制栅加上正电压。浮空栅上的负电荷量将决定读取操作控制栅加上正电压。浮空栅上的负电荷量将决定是否可以开启是否可以开启MOSMOS晶体管。如果存储元原存晶体管。如果存储元原存1 1，可认为浮空，可认为浮空栅不带负电，控制栅上的正电压足以开启晶体管。如果存栅不带负电，控制栅上的正电压足以开启晶体管。如果存储元原存储元原存0 0，可认为浮空栅带负电，控制栅上的正电压不，可认为浮空栅带负电，控制栅上的正电压不足以克服浮动栅上的负电量，晶体管不能开启导通。足以克服浮动栅上的负电量，晶体管不能开启导通。当当MOSMOS晶体管开启导

36、通时，电源晶体管开启导通时，电源VDVD提供从漏极提供从漏极D D到源极到源极S S的的电流。读出电路检测到有电流，表示存储元中存电流。读出电路检测到有电流，表示存储元中存1 1，若读，若读出电路检测到无电流，表示存储元中存出电路检测到无电流，表示存储元中存0 0，如图，如图(b)(b)所示。所示。743.4 只读存储器和闪速存储器 擦除操作所有的存储元中浮空栅上的负电擦除操作所有的存储元中浮空栅上的负电荷要全部洩放出去。为此晶体管源极荷要全部洩放出去。为此晶体管源极S S加加上正电压，这与编程操作正好相反，见图上正电压，这与编程操作正好相反，见图(c)(c)所示。源极所示。源极S S上的正电

37、压吸收浮空栅中上的正电压吸收浮空栅中的电子，从而使全部存储元变成的电子，从而使全部存储元变成1 1状态。状态。753.4 只读存储器和闪速存储器 FLASH存储器的阵列结构 FLASH存储器的简化阵列结构如右图所示。在某一时间只有一条行选择线被激活。读操作时，假定某个存储元原存1，那么晶体管导通，与它所在位线接通，有电流通过位线，所经过的负载上产生一个电压降。这个电压降送到比较器的一个输入端，与另一端输入的参照电压做比较，比较器输出一个标志为逻辑1的电平。如果某个存储元原先存0，那么晶体管不导通，位线上没有电流，比较器输出端则产生一个标志为逻辑0的电平。76例4 某计算机的主存地址空间中，从地

38、址0 x0000到3FFF为ROM存储区域，从0 x4000到0 x5FFF为保留地址区域，暂时不用，从0 x6000到0 xFFFF为RAM地址区域。RAM的控制信号为CS#和WE#，CPU的地址线为A15A0，数据线为8位的线路D7D0，控制信号有读写控制R/W#和访存请求MREQ#，要求(1)如果ROM和RAM存储器芯片都采用8K1的芯片，试画出存储器与CPU的连接图。(2)如果ROM存储器芯片采用8K8的芯片，RAM存储器芯片采用4K8的芯片，试画出连接图。(3)如果ROM存储器芯片采用16K8的芯片，RAM存储器芯片采用4K8的芯片，试画出连接图77解8KB的存储区域可以用8片存储器

39、芯片构成一组实现。8K1的存储器芯片的地址线需要13条，即A120。0 x0000到0 x3FFF为ROM存储区域，从0 x4000到0 x5FFF为保留地址区域，暂时不用，从0 x6000到0 xFFFF为RAM地址区域。CPU 访问00 xFFFF的地址空间需要地址线16根，为A15A0，数据线为8位的线路D7D078791、ROM和RAM采用8K1的芯片A15-13A12-0111译码器011001000OE#D7D0D7D0D7D0D7D0WE A CS8Kx18片ROMDWE A CS8Kx18片RAMDWE A CS8Kx18片RAMDWE A CS8Kx18片ROMDA15-0M

40、REQ#R/W#CPUD7D080A11-0A11-0A15-13A12-0D7D0D7D0D7D0D7D0WE A CS8Kx81片ROMD WE A CS8Kx81片ROMDWE A CS4Kx81片RAMDWE A CS4Kx81片RAMDWE A CS4Kx81片RAMDWE A CS4Kx81片RAMDA15-0A12MREQ#CPUD7D0R/W#111译码器011001000OE#81A11-0A11-0A15-13A12-0D7D0D7D0D7D0WE A CS4Kx81片RAMDWE A CS4Kx81片RAMDWE A CS4Kx81片RAMDWE A CS4Kx81片RA

41、MDA15-0A12MREQ#CPUD7D0R/W#WE A CS16Kx81片ROMDA13-0111译码器011001000OE#1823.5 并行存储器由于CPU和主存储器之间在速度上是不匹配的，这种情况便成为限制高速计算机设计的主要问题。为了提高CPU和主存之间的数据传输率，除了主存采用更高速的技术来缩短读出时间外，还可以采用并行技术的存储器。833.5 并行存储器 解决途径 多个存储器并行工作 并行访问和交叉访问 设置各种缓冲器 通用寄存器 采用分层的存储系统 Cache（第6节）虚拟存储系统（第9章）843.5 并行存储器一、双端口存储器 1、双端口存储器的逻辑结构 双端口存储器由

42、于同一个存储器具有两组相互独立的读写控制电路而得名。由于进行并行的独立操作，因而是一种高速工作的存储器，在科研和工程中非常有用。85双端口存储器 具有两组相互独立的读写控制线路的存储器 两组读写控制线路可以并行操作 当两个端口地址不相同，无冲突，可以并行存取 端口地址相同，发生读写冲突，无法并行存取存储体(A0-10)L(D0-15)LBUSYLR/WL(A0-10)R(D0-15)RBUSYRR/WR86873.5 并行存储器2、无冲突读写控制 当两个端口的地址不相同时，在两个端口上进行读写操作，一定不会发生冲突。当任一端口被选中驱动时，就可对整个存储器进行存取，每一个端口都有自己的片选控制

43、(CE)和输出驱动控制(OE)。读操作时，端口的OE(低电平有效)打开输出驱动器，由存储矩阵读出的数据就出现在I/O线上。3、有冲突读写控制 当两个端口同时存取存储器同一存储单元时，便发生读写冲突。为解决此问题，特设置了BUSY标志。在这种情况下，片上的判断逻辑可以决定对哪个端口优先进行读写操作，而对另一个被延迟的端口置BUSY标志(BUSY变为低电平)，即暂时关闭此端口。883.5 并行存储器4、有冲突读写控制判断方法(1)如果地址匹配且在CE之前有效，片上的控制逻辑在CEL和CER之间进行判断来选择端口(CE判断)。(2)如果CE在地址匹配之前变低，片上的控制逻辑在左、右地址间进行判断来选

44、择端口(地址有效判断)。无论采用哪种判断方式，延迟端口的BUSY标志都将置位而关闭此端口，而当允许存取的端口完成操作时，延迟端口BUSY标志才进行复位而打开此端口。893.5.1双端口存储器903.5 并行存储器二、多模块交叉存储器一个由若干个模块组成的主存储器是线性编址的。这些地址在各模块中如何安排，有两种方式一种是顺序方式，一种是交叉方式 913.5 并行存储器 假设有n个存储体，每个存储体的容量为m个存储单元 顺序方式n2logm2log每个存储体内的地址片选，存储体选择923.5 并行存储器1、顺序方式例M0M3共四个模块，则每个模块8个字顺序方式 M007 M1815 M21623

45、M324315位地址组织如下 X X X X X高位选模块，低位选块内地址特点某个模块进行存取时，其他模块不工作，优点是某一模块出现故障时，其他模块可以照常工作，通过增添模块来扩充存储器容量比较方便。缺点是各模块串行工作，存储器的带宽受到了限制。933.5 并行存储器2、交叉方式（可以实现多模块流水式并行存取）n2logm2log每个存储体内的地址片选，存储体选择943.5 并行存储器例M0M3共四个模块，则每个模块8个字交叉方式 M00，4,.除以4余数为0 M11，5,.除以4余数为1 M22，6,.除以4余数为2 M33，7,.除以4余数为35位地址组织如下 X X X X X高位选块内

46、地址，低位选模块特点连续地址分布在相邻的不同模块内，同一个模块内的地址都是不连续的。优点是对连续字的成块传送可实现多模块流水式并行存取，大大提高存储器的带宽。使用场合为成批数据读取。953.5 并行存储器3、多模块交叉存储器的基本结构 右图为四模块交叉存储器结构框图。主存被分成4个相互独立、容量相同的模块M0，M1，M2，M3，每个模块都有自己的读写控制电路、地址寄存器和数据寄存器，各自以等同的方式与CPU传送信息。在理想情况下，如果程序段或数据块都是连续地在主存中存取，那么将大大提高主存的访问速度。963.5 并行存储器 存储器周期T，总线传送周期，存储器的交叉模块数为m,取启动间隔为 m=

47、T/,（m为交叉存取度）整个存储器的存取速度有望提高n倍 连续读出m个字的时间为 采用顺序方式存贮器时t1=T+(m-1)97低位交叉的特点低位交叉的特点在不改变存取周期的前提下，增加存储器的带宽在不改变存取周期的前提下，增加存储器的带宽时间时间 单体单体访存周期访存周期 单体单体访存周期访存周期启动存储体启动存储体 0启动存储体启动存储体 1启动存储体启动存储体 2启动存储体启动存储体 398例5 设存储器容量为32字，字长64位，模块数m=4，分别用顺序方式和交叉方式进行组织。存储周期T=200ns，数据总线宽度为64位，总线传送周期=50ns。若连续读出4个字，问顺序存储器和交叉存储器的

48、带宽各是多少?99解顺序存储器和交叉存储器连续读出m=4个字的信息总量都是q=64b4=256b顺序存储器和交叉存储器连续读出4个字所需的时间分别是t2=mT=4200ns=800ns=8107st1=T+(m1)=200ns+350ns=350ns=3.5107s顺序存储器和交叉存储器的带宽分别是W2=q/t2=256b(8107)s=320Mb/sW1=q/t1=256b(3.5107)s=730Mb/s100二模块交叉存储器举例101二模块交叉存储器举例102程序局部性 程序局部性的实质是程序在某段时间内仅需要访问内存很小一部分空间。1033.6 Cache存储器1、基本原理（1）功能解

49、决CPU和主存之间的速度不匹配问题一般采用高速的SRAM构成。CPU和主存之间的速度差别很大采用两级或多级Cache系统早期的一级Cache在CPU内，二级在主板上现在的CPU内带L1 Cahe和L2 Cahe全由硬件调度，对用户透明1043.6 Cache存储器105 Cache 的的 读写读写 操作操作 访问访问Cache取出信息送取出信息送CPU 访问主存访问主存取出信息送取出信息送CPU将新的主存块将新的主存块调入调入Cache中中执行替换算法执行替换算法 腾出空位腾出空位 结束结束命中？命中？Cache满？满？CPU发出访问地址发出访问地址 开始开始是是否否是是否否读读1063.6

50、Cache存储器（2）cache基本原理 地址映射:如需访问的数据在cache中，存放在什么地方 替换策略:Cache满了以后如何处理 写一致性:如何保证cache与memory的一致性 数据查找:如何判断一个数据在cache中 性能评价。1073.6 Cache存储器（2）cache基本原理 地址映射；替换策略；写一致性；性能评价。1083.6 Cache存储器cache基本原理小结基本原理小结cache是介于是介于CPU和主存和主存M之间的小容量存储之间的小容量存储器，但存取速度比主存快。主存容量配置器，但存取速度比主存快。主存容量配置几百几百MB的情况下，的情况下，cache的典型值是几