时序逻辑电路讲解课件1.ppt

1、时序逻辑电路讲解&QQDRDSQDSDRR RD D S SD D QQn n+1 1 说说说说明明明明 1 1 1 1 QQn n 保保保保持持持持或或或或记记记记忆忆忆忆 1 1 0 0 1 1 置置置置 1 1 1 1 或或或或置置置置位位位位 0 0 1 1 0 0 清清清清零零零零或或或或复复复复位位位位 0 0 0 0 不不不不确确确确定定定定(禁禁禁禁止止止止)n1nQRSQQDSDRQQQQQCPSRKCPJQQQQQtQOQ1nQ列出表格，即状态转换表。是进位信号输出端，当Q3Q2Q1Q0=1111且加计数时钟CPU来到时 =0，有进位输出；2、代入JK触发器的特性方程二者功

2、能完全相同，只是触发时刻不同。结论：该连接方式形成 8421 码。十六进制加减法：74LS191（单时钟）、74LS193（双时钟）3、选定触发器类型，求电路的状态方程、驱动方程和输出方程双时钟同步十六进制加/减计数器74LS193，其引脚图和功能表如下。若电路不能自启动，有两个办法解决。74160兼有异步清零和预置数功能，所以置零法和置数法均可采用。74160兼有异步清零和预置数功能，所以置零法和置数法均可采用。如：若选计数循环中Q3Q2Q1Q0=0100时使 =0，置入1001，则跳过01011000这4个状态，也得到六进制计数器。由计算过程所列的状态转换表缺少此状态，需补上。第二个办法是

3、通过修改逻辑设计加以解决。5、根据得到的方程式画出逻辑图例2：用4位同步二进制加法计数器74LS163接成8421码六进制计数器。由或非门组成的基本RS触发器，已知RD、SD输入波形如下图所示，试画Q、Q波形。74161/74LS161二者功能完全相同，只是触发时刻不同。74LS191的功能表1nQnQnQn1nQQ1nQnQnQn1nQQnQnQ1nQnQ1nQnQnQnn1nQJKKJQKJQKJQKQJQJJQKQJJQJK)QKJ(QKJQKKJQKJnnnnnnnnnn)()()(CAABBCCAABnnQKQJnQ1nQDQ1n1nQnQnQQQDQ1nnnnnnnn1nQQQQQ

4、QKQJQQAAQQAJBKQBQAQBQ)QA(AQQKQJQ1nnnQAQAKJnnQQKJ10nnQQKJ113、选定触发器类型，求电路的状态方程、驱动方程和输出方程时序电路必然具有记忆功能，因而组成时序电路的基本单元是触发器。例：画出D触发器的输出波形。只要SD=1、RD=0，就可使输出Q=0（清零）。0t1：RD=0、SD=1三、主从RS、JK触发器单时钟同步十六进制加/减计数器74LS191，其引脚图和功能表如下。分析：计数时钟 CP 接入CP1、Q3 接 CP0 时的计数码制。四、边沿JK、D触发器设法使N进制计数器在计数时跳跃NM个状态即可。外部时钟送到CP0，Q0接CP1，则

5、Q3Q2Q1Q0输出00001001的8421BCD码；双时钟同步十六进制加/减计数器74LS193，其引脚图和功能表如下。状态转换表的另一种形式取触发器的位数=2，则214（M）=22，故符合要求。当出现 0111(7)时，计数器立即清零，重新开始新一轮计数。（2）定义输入、输出逻辑状态和每个电路状态的含义，并将电路状态顺序编号。t3 t4：RD=SD=1Q=1、Q=0是进位信号输出端，当Q3Q2Q1Q0=1111且加计数时钟CPU来到时 =0，有进位输出；第二个办法是通过修改逻辑设计加以解决。nQ1nQ1Q1Q2Q2Q3Q3Q1KQQJ132131212QQKQJ23213QKQQJ32Q

6、Q Ynn1nQKQJQ1321n1QQQQ231211n2QQQQQQ323211n3QQQQQQ32QQ Y1321n1QQQQ231211n2QQQQQQ323211n3QQQQQQ000QQQ123nnn0Y001QQQ111213、nnn001QQQ123nnn0Y010QQQ111213、nnnn3Qn2Qn1Q13Qn12Qn11Qn2QCP1Q3QYDRLDDRDRDRLDLDLDSLDDULDS/DUCOBOCOBOBO CO LDLD依题意列出状态转换表、画出状态转换图。t3 t4：RD=SD=1若外部时钟送给CP1，Q3接CP0，则Q0Q3Q2Q1输出00001100的5

7、421BCD码。通常取原因或条件为输入变量，取结果为输出变量。例：画出由与非门组成的基本RS触发器的输出波形。1、特性表、特性方程与基本RS 触发器相同。（1）分析给定的逻辑问题，确定输入变量、输出变量及电路的状态数。比较：用74LS290构成8421码六进制计数器时，由于是异步置零，所以在Q3Q2Q1Q00110（SM状态）时立即清零；由C控制是否接受D端的输入给出邮票时Y=1，不给时Y=0；Q=1、Q=0所以状态编码的选择，与电路的繁简程度密切相关。代入JK触发器特性方程，得：在M2n的情况下，从2n个状态中取M个状态的组合可以有多种不同的方案，而每个方案中M个状态的排列顺序又有许多种。上

8、升沿触发的JK触发器状态表只需把C列上的 改为 即可。这种形式的状态转换表给出了在一系列时钟信号作用下电路状态转换的顺序，比较直观。分析：计数时钟 CP 接入CP0、Q0 接 CP1 时的计数码制。以低位片的进位信号作为高位片的时钟0101包括在稳态计数循环中。有时钟作用的触发器按状态方程计算次态，而无时钟作用的触发器则保持原状态不变。DRDRDRLDDRLDLDDRLDLDLDDRLDDRLDLDLDDRLDDRLDDRLDDR由于74160的预置数是同步式的，即 =0后，还要等下一个CP信号到来时才置入数据，所以用来进行译码产生 =0信号的某状态Si 将包括在稳定的状态循环中。以低位片的进

9、位信号作为高位片的时钟对下降沿触发的JK触发器，只有在时钟C由高电平转低电平时刻（称脉冲下降沿或后沿），才接受J、K端的输入信号，其状态由J、K决定；两位十进制计数器（100进制）（a）具有计数功能（b）保持原状态（c）置“0”（d）置“1”另外应注意：加到CPU和CPD上的计数脉冲在时间上应错开。二片74LS290可构成100以内的计数器（a）具有计数功能（b）保持原状态（c）置“0”（d）置“1”（1）SD直接置位端，RD直接清零端，通常用来设置触发器开始工作时的初始状态。CP=10时，从触发器按主触发器的状态翻转，即在CP的下降沿触发器输出端的状态发生变化。（a）同步RS触发器 （b）J

10、K触发器而在CP=0期间主触发器的状态不再改变。结论：该连接方式形成 5421 码。十六进制减法：CC1452674LS290的功能表74LS163的引脚图主从JK触发器的图形符号电路对时钟信号计数，每七个时钟循环一次，所以是七进制计数器，Y端输出进位脉冲。二片74LS290可构成100以内的计数器由C控制是否接受D端的输入从035循环是36进制。常用中规模组件（计数器、寄存器等）LDDRLDDRLDLDDRLDDRDR1111S92S91Q3Q0Q2Q1R01R02C1C0计数器清零计数器清零S92S91Q3Q0Q2Q1R01R02C1C0计数器清零计数器清零.&0100(4)S92S91Q

11、3Q0Q2Q1R01R02C1C0计数计数脉冲脉冲S92S91Q3Q0Q2Q1R01R02C1C0十位十位个位个位11689UCC1Q21Q11RD1Q01Q3地地1C02Q32Q22Q12Q02RD2C02C11C11Q31Q01Q21Q11RD1C11C0计数计数脉冲脉冲2Q32Q02Q22Q12RD2C12C0十位十位个位个位&从给定的逻辑图写出每个触发器的驱动方程（存储电路中每个触发器输入信号的逻辑函数式）。列出表格，即状态转换表。当出现 0111(7)时，计数器立即清零，重新开始新一轮计数。分析：计数时钟 CP 接入CP0、Q0 接 CP1 时的计数码制。（a）同步RS触发器 （b）

12、JK触发器保持Q=1、Q=0若M=N1N2，而N1和N2均小于等于N，则可用串行进位或并行进位方式将N1进制计数器和N2进制计数器连接起来，构成M进制计数器。因此电路的状态数M=4。例：画出由与非门组成的基本RS触发器的输出波形。主从JK触发器的图形符号（c）基本RS触发器 （d）T触发器74161/74LS161进位信号从“28”译出，可保证持续时间为一个时钟周期。十进制加法：74LS160CPO是串行时钟输出端，当C/B=1时，在下一个CPI上升沿到达前输出一负脉冲。74160兼有异步清零和预置数功能，所以置零法和置数法均可采用。而某些同步计数器如74LS162、74LS163则用同步清零

13、方式，在 为0且要CP到达时才能将触发器置零。已知同步RS 触发器的CP、S、R的波形，则Q、的波形如右图，设Q初态0。根据逻辑图写出电路的输出方程。5、根据得到的方程式画出逻辑图因此电路的状态数M=4。据此画出Q的波形如图示。1011QQnnnn01QQYZQQ)(1011nna11Q)(nbnn01QQnn01QQ10Q)(ncAQQBAQBQQAQQ01101111nAQQBAQBQQ010010nnn01QQY)(dZ)(enn01QQAQQBAQBQQAQD0110111AQQBAQBQD01000BQQAQY011AQQZ01逻辑电路如图示，输入为X、Y，同它功能相同的是（）。二者

14、功能完全相同，只是触发时刻不同。计到十进制数“29”时产生 信号，立即置零。74LS191的功能表0101包括在稳态计数循环中。同步十进制加法计数器74160。CPO是串行时钟输出端，当C/B=1时，在下一个CPI上升沿到达前输出一负脉冲。对下降沿触发的JK触发器，只有在时钟C由高电平转低电平时刻（称脉冲下降沿或后沿），才接受J、K端的输入信号，其状态由J、K决定；这种形式的状态转换表给出了在一系列时钟信号作用下电路状态转换的顺序，比较直观。（2）给每个电路状态规定对应的触发器状态组合。由常用中规模集成件构成的时序逻辑电路（计数器电路）的分析由（1）和（2）得下降沿触发的JK触发器状态表如下。

15、电路如图，若周期性按动按钮SB，试画出JK触发器、D触发器Q端输出波形。74161/74LS161双时钟同步十六进制加/减计数器74LS193，其引脚图和功能表如下。t5以后，RD=SD=0Q=0、Q=1将等价状态合并，求得最简的状态转换图。四、边沿JK、D触发器与非门组成的基本RS触发器投入一枚五角硬币用B=1表示，未投入时B=0。同步十进制加法计数器74160。取触发器的位数=2，则214（M）=22，故符合要求。每次只允许投入一枚五角或一元的硬币，累计投入两元硬币给出一张邮票。低位片的进位信号作为高位片的计数使能信号，而各片共用同一个时钟信号分析：计数时钟 CP 接入CP1、Q3 接 C

16、P0 时的计数码制。另外应注意：加到CPU和CPD上的计数脉冲在时间上应错开。进位信号从“28”译出，可保证持续时间为一个时钟周期。74161/74LS161的引脚图（2）定义输入、输出逻辑状态和每个电路状态的含义，并将电路状态顺序编号。（a）同步RS触发器 （b）JK触发器如：若选计数循环中Q3Q2Q1Q0=0100时使 =0，置入1001，则跳过01011000这4个状态，也得到六进制计数器。是进位信号输出端，当Q3Q2Q1Q0=1111且加计数时钟CPU来到时 =0，有进位输出；与非门组成的基本RS触发器例：时序电路见下图，FF1FF3为主从JK触发器、下降沿动作。SD和RD均为低电平有效，在逻辑符号图中加o表示。外部时钟送到CP0，Q0接CP1，则Q3Q2Q1Q0输出00001001的8421BCD码；已知A、B信号波形，求输出端Q的波形。以低位片的进位信号作为高位片的时钟