EDA技术与应用讲义第0章概述课件.ppt

1、第第0章章 概概 论论EDA技术技术与应用与应用 课程讲义课程讲义合肥工业大学 彭良清本章内容1.EDA技术的发展历史2.EDA技术实现目标3.硬件描述语言VHDL概述4.EDA技术与传统电子设计方法的比较5.EDA技术的发展趋势培根说：Histories make men wise让我们先看看EDA的历史数字集成电路的发展v晶体管（1955 William Shockley）v小中规模集成电路（1960年代）v超大规模集成电路VLSIC(1970年代)v专用集成电路 ASIC（1980年代）vPLD（1970年代）vFPGA（Xilinx公司，1984年）v好了，我们知道了“米”由来v 现在

2、我们来学习“煮饭”的方法什么是什么是EDAv电子设计自动化（Electronic Design Automation）指设计者利用计算机及相关应用软件完成电子系统设计任务。EDA的三个阶段的三个阶段1.CAD Computer Assist Design 70年代2.CAE Computer Assist Engineering Design 80年代3.ESDA Electronic System Design Automation 90年代CAD阶段阶段v1：选用SSIMSI如各种逻辑门触发器寄存器编码译码器。v2：用Tango(Protel)等软件布线，焊接在PCB（Printed Ci

3、rcuit Board）上调试。现在还存在吗？CAE阶段（阶段（19801990）v集成电路设计各个阶段的集成工具的产生（原理图输入、编译和连接、逻辑模拟、测试码生成、版图自动布局、单元库的建立）v实现从设计输入到版图输出的全程自动化vASIC芯片应用日益广泛CAE阶段的2大特点1.ASIC 大行其道大行其道2.实现了实现了 设计的自动化设计的自动化v但设计设计 仍仍 采用采用 图形方式图形方式ESDA阶段阶段v使用HDL语言进行设计v高层综合（行为级）取得进展v物理设计和逻辑设计的融合，在设计初期就考虑芯片物理结构的影响v可测试性设计广泛使用（JTAG）vIP核大量使用EDA阶段的结果vFP

4、GA/CPLD器件取代部分ASIC器件应用v系统设计者或者线路板设计者成为芯片设计者本课程的就是：？v学习 如何使用 可编程逻辑器件 进行 电子系统设计 的方法v一切都是命运v一切都是烟云v一切都是没有结局的开始 北岛EDA技术已经开始，那么她的结局是？她的结局是？EDA技术的终极目标是：？v完成ASIC（专用集成电路）的设计和实现v板级或者系统级的 应用系统设计者 也能 设计设计 IC(芯片芯片)_，你、我 了不起吧？！如何实现？v3个途径FPGA/CPLD可编程ASIC半定制全定制ASICEDA技术ASIC技术数字ASIC混合ASICPCB设计途径一：使用可编程逻辑器件v使用FPGA/CP

5、LDv特点：灵活性通用性好上市周期块对于小批量产品成本低途径二：半定制或者全定制ASICv分类门阵列ASIC标准单元ASIC全定制ASICv特点价格低性能好具有知识产权，保密性好途径三：混合ASIC设计v是前2种方法的混合体 不是 模拟和数字的混合体v既具有FPGA可编程逻辑资源，v也含有可调用的硬件标准单元模块（CPU,RAM,ROM,硬件加法器，乘法器 锁相环）v例如：ALTERA公司的Virtex-4系列，StratixII系列硬件描述语言：起源v是电子电路的文本描述。v最早的发明者：美国国防部，美国国防部，VHDL,1983v大浪淘沙，为大者二：VHDL 和 Verilog HDLv其

6、他的小兄弟：ABEL、AHDL、System Verilog、System C。一个D触发器的VHDL代码例子1.-VHDL code position:p83_ex4_11_DFF12.-3.-LIBARY IEEE;4.-USE IEEE.STD_LOGIC_1164.ALL;5.ENTITY DFF1 IS 6.PORT(CLK:INBIT;7.D:INBIT;8.Q:OUTBIT9.);10.END ENTITY DFF1;11.ARCHITECTURE bhv OF DFF1 IS12.BEGIN13.PROCESS(CLK)14.BEGIN15.IF CLKEVENT AND(CL

7、K=1)AND(CLKLAST_VALUE=0)THEN16.-严格的CLK信号上升沿定义17.Q 与传统电子设计方法的比较v传统的设计过程：1.模块划分2.画出逻辑的真值表3.用卡诺图简化逻辑4.写出布尔表达式5.画出逻辑线路图这些都是人工的传统设计是一种“搭积木”设计v由标准器件（如74/54系列）构建电路板v由电路板搭成电子系统v主要的工作量在于系统设计（板互连）PCB板设计传统设计方法的问题v复杂电路的设计、调试很困难v修改不变v可移值性差v模块重用困难v设计文档很多，不易管理v只能在成品制造后测试v对设计者的经验要求很高EDA设计是 一种基于“芯片”的设计v利用EDA工具，采用可编程

8、逻辑器件 来设计电子系统v减小了PCB板设计和系统设计的工作量。v还有FPGAU1U3U2U4EDA技术的优势v可随时验证设计v模块可重用v设计文档易于管理（VHDL代码文本）v具有知识产权v适合高速电路v具有高可靠性v对设计者的要求降低。EDA的结局？一切的开始 都已经有了结局EDA的结局是？EDA技术的发展趋势vSoC(System on Chip)片上系统 方兴未艾vFPGA/CPLD和ASIC二大阵营的技术和市场融合加强FPGA/CPLD进入传统ASIC的应用场合，而ASIC期间预留FPGA空间，使得产品的修改和升级更加容易。vCPU,DSP开始集成到FPGA中。v更多更多的EDA技术

9、的发展趋势？请回去 自己 查阅资料The end.FPGA 与 CPLD可编程逻辑器件（芯片）的发展阶段1.PAL:Programmable Array Logic2.GAL:Generic Array Logic3.CPLD:Complex Programmable Logic Device4.FPGA:Field Programmable Gate Arrayv返回如何提高v方法有2个理论学习v基本数字单元电路的实现vPLD器件的工作原理的深入理解比如 全局时钟，I/O接口 PLLv复杂时序电路的设计状态机编程vVHDL代码和物理电路的对应v如何提高性能：同步电路设计，高速电路设计，时间和

10、面积优化v器件的选择项目训练v完成一个实际的应用项目本质？工具vEDA实际上是一种计算机软件如何掌握EDA技术？v甲：学习一种计算机软件的使用v已：学习某个专门领域的设计知识，比如机械设计理论，电路基础，建筑设计理论那一个正确？电子工程领域的EDAvEDA：电子设计自动化1.Electronic Design Automation2.EDA技术就是：依赖依赖 功能强大的计算机，在 EDA工具软件工具软件 平台上，用 硬件描述语言（HDL）作为 系统逻辑描述手段 来完成 电子线路设计文件 最终 实现 特定电子线路的硬件（芯片或者电路板）EDA技术的历史v70年代计算机辅助设计(CAD)阶段，人们

11、开始用计算机取代手工操作进行IC版图编辑、PCB布局布线v80年代计算机辅助工程(CAE)阶段。与CAD相比，CAE除了有纯粹的图形绘制功能外，又增加了电路功能分析和结构设计，并且通过电气连接网络表将两者结合在一起，实现了工程设计v90年代电子系统设计自动化(EDA)阶段，同时又出现了计算机辅助工艺（CAPP）、计算机辅助制造（CAM）等相关名词v器件：PAL,GAL,CPLD,FPGAGAL16V8,MAX7128,EP1C3,v硬件语言：VHDL,verilog HDLv公司：ALTERA,XILINX,LATTICEv设计软件平台：MAX+PLUS II,QUARTUS II;ISE,详

12、细含义后面具体介绍让我们来增加一点感观认识v这是一片ALTERA公司的PLD芯片，共有400个引脚，BGA封装。我们设计的一款产品v3D显示器的视频信号处理电路PLD器件到底能干什么？v通信领域v视频信号处理vASIC的替代vCPU设计的前期仿真教材与参考书：基础篇1.EDA技术实用教程(第二版）（教材）潘松 黄继业 科学出版社 2005-22.VHDL硬件描述语言与数字逻设计侯伯亨 西安电子科技大学出版社 2001-04 3.FPGA设计及应用褚振勇 翁木云 西安电子科技大学出版社 2002-7 教材与参考书：提高和应用篇1.FPGA数字电子系统设计与开发实例导航：求是科技 人民邮电出版社

13、2005-6 2.基于CPLD/FPGA数字通信系统建模与设计 段吉海 黄智伟 电子工业出版社 2004-8 3.挑战SOC基于NIOS的SOPC设计与实践彭澄廉 周博等 清华大学出版社 2004-7 EDA学习网站和论坛（一）v EDA 门户网站 二巨头一个国内最好的EDA门户网站，包括ALTERA公司、XILINX公司等分类论坛，也有大量技术文章，人气极旺的论坛。http:/ 人气可和前者比肩，该网站还有一个“先锋工作室先锋工作室”，出版了很多EDA专业书籍EDA学习网站和论坛（二）v ALTERA和XILINX公司的官方网站http:/ http:/www.xilinx-有关软件使用，芯

14、片手册，应用笔记，设计实例等应有尽有。我如何教你？v假如学生要得到一瓢水教师必须有一桶水v假如教师只有一桶水我们要指引给学生了一条河，教会你游泳的技巧，而不是喝水的本领CADvCAD在早期是英文 Computer Aided Drafting (计算机辅助绘图)的缩写，随着计算机软、硬件技术的发展，演变为 Computer Aided Design （计算机辅助设计）CAPPv计算机辅助工艺设计（Computer Aided Process Planning）的简称v概念：利用计算机技术，辅助工艺人员设计零件 从毛坯从毛坯到成品到成品 的制造方法。v是将企业产品设计数据 转换为产品制造数据 的

15、一种技术。v是计算机集成制造系统（CIMS）的重要组成部分。SSI&MSIvSSI:small-scale integration vMSI:medium-scale integration v返回ABEL、CUPL、PALASM2、FMABEL 一种硬件描述语言,Lattice 公司的软件isp Expert System 7.0支持该语言CUPLPALASM2FMAda语言v 来源：来源：Ada语言是 美国国防部指定的 唯一种可用于 军用系统开发的语言 v特点：特点：一种面向对象的计算机语言。v取名：取名：英国著名诗人拜伦的女儿Ada Lovelace曾设计了巴贝奇分析机上解伯努利方程的一

16、个程序。她甚至还建立了循环和子程序的概念。由于她在程序设计上的开创性工作，Ada Lovelace被称为世界上第一位程序员，故名Ada。v返回 Jean Ichbiah，Ada之父，1979 开发完成Ada计算机语言。Compiler Netlist Extractor（编译器网表提取器）（编译器网表提取器）vThe Compiler module that converts each design file in a project(or each cell of an EDIF Input File)into a separate binary CNF.The filename(s)of

17、the CNF(s)are based on the project name.ExamplevThe Compiler Netlist Extractor also creates a single HIF that documents the hierarchical connections between design files.vThis module contains a built-in EDIF Netlist Reader,Verilog Netlist Reader,VHDL Netlist Reader,and converters that translate ADFs

18、 and SMFs for use with MAX+PLUS II.vDuring netlist extraction,this module checks each design file for problems such as duplicate node names,missing inputs and outputs,and outputs that are tied together.v返回Database Builder(数据库构建器):vThe Compiler module that builds a single,fully flattened project data

19、base that integrates all the design files in a project hierarchy.vThe Database Builder uses the HIF to link the CNFs that describe the project.Based on the HIF data,the Database Builder copies each CNF into the project database.Each CNF is inserted into the database as many times as it is used withi

20、n the original hierarchical project.The database thus preserves the electrical connectivity of the project.vThe Compiler uses this database for the remainder of project processing.Each subsequent Compiler module updates the database until it contains the fully optimized project.In the beginning,the

21、database contains only the original netlists;at the end,it contains a fully minimized,fitted project,which the Assembler uses to create one or more files for device programming.vAs it creates the database,the Database Builder examines the logical completeness and consistency of the project,and check

22、s for boundary connectivity and syntactical errors(e.g.,a node without a source or destination).Most errors are detected and can be easily corrected at this stage of project processing.v返回Logic SynthesizervThe Compiler module that synthesizes the logic in a projects design files.vUsing the database

23、created by the Database Builder,the Logic Synthesizer calculates Boolean equations for each input to a primitive and minimizes the logic according to your specifications.vFor projects that use JK or SR flipflops,the Logic Synthesizer checks each case to determine whether a D or T flipflop will imple

24、ment the project more efficiently.D or T flipflops are substituted where appropriate,and the resulting equations are minimized accordingly.vThe Logic Synthesizer also synthesizes equations for flipflops to implement state registers of state machines.An equation for each state bit is optimally implem

25、ented with either a D or T flipflop.If no state bit assignments have been made,or if an incomplete set of state bit assignments has been created,the Logic Synthesizer automatically creates a set of state bits to encode the state machine.These encodings are chosen to minimize the resources used.v返回Fi

26、tter（适配器）vThe Compiler module that fits the logic of a project into one or more devices.vUsing the database updated by the Partitioner,the Fitter matches the logic requirements of the project with the available resources of one or more devices.It assigns each logic function to the best logic cell lo

27、cation and selects appropriate interconnection paths and pin assignments.vThe Fitter attempts to match any resource assignments made for the project with the resources on the device.If it cannot find a fit,the Fitter allows you to override some or all of your assignments or terminate compilation.vTh

28、e Fitter module generates a Fit File that documents pin,buried logic cell,chip,clique,and device assignments made by the Fitter module in the last successful compilation.Each time the project compiles successfully,the Fit File is overwritten.You can back-annotate the assignments in the file to prese

29、rve them in future compilations.v返回Timing SNF Extractor(时序SNF文件提取器)vThe Compiler module that creates a timing SNF containing the logic and timing information required for timing simulation,delay prediction,and timing analysis.vThe Timing SNF Extractor is turned on with the Timing SNF Extractor comma

30、nd(Processing menu).It is also turned on automatically when you turn on the EDIF Netlist Writer,Verilog Netlist Writer,or VHDL Netlist Writer command(Interfaces menu).The Timing SNF Extractor cannot be turned on at the same time as the Functional SNF Extractor or the Linked SNF Extractor.vA timing S

31、NF describes the fully optimized circuit after all logic synthesis and fitting have been completed.Regardless of whether a project is partitioned into multiple devices,the timing SNF describes a project as a whole.Therefore,timing simulation and timing analysis(including delay prediction)are availab

32、le only for the project as a whole.Neither timing simulation nor functional testing is available for individual devices in a multi-device project.Functional testing is available only for a single-device project.v返回Assembler（汇编器）vThe Compiler module that creates one or more programming files for prog

33、ramming or configuring the device(s)for a project.vThe Assembler module completes project processing by converting the Fitters device,logic cell,and pin assignments into a programming image for the device(s),in the form of one or more POFs,SOFs,Hex Files,TTFs,Jam Files,JBC Files,and/or JEDEC Files.P

34、OFs and JEDEC Files are always generated;SOFs,Hex Files,and TTFs are always generated if the project uses ACEX 1K,FLEX 6000,FLEX 8000 or FLEX 10K devices;and Jam Files and JBC Files are always generated for MAX 9000,MAX 7000B,MAX 7000AE or MAX 3000A projects.If you turn on the Enable JTAG Support op

35、tion in the Classic&MAX Global Project Device Options dialog box(Assign menu)or the Classic&MAX Individual Device Options dialog box,the Assembler will also generate Jam Files and JBC Files for MAX 7000A or MAX 7000S projects.After compilation,you can also use SOFs to create different types of files

36、 for configuring FLEX 6000,FLEX 8000 and FLEX 10K devices with Convert SRAM Object Files(File menu).vThe programming files can then be processed by the MAX+PLUS II Programmer and the MPU or APU hardware to produce working devices.Several other programming hardware manufacturers also provide programm

37、ing support for Altera devices.v返回具有知识产权1.如果Intel不提供CPU给联想公司，那会总样？2.如果设计中的某个芯片价格变高，或者不能按时供货，那如何向客户交代？v传统设计受制于人。v使用EDA的设计没有这些问题。因为所有的芯片均是自己设计和制造的，这一点对于国防尤其重要。v返回适合高速电路信号频率越高，则布线长度应越短传统设计中PCB的尺寸不可能太小如果将一块PCB上的设计集成到 一个芯片中？那么，模块间的连接线长度则?!v返回集成电路设计的各个阶段1.原理图输入2.编译和连接、3.逻辑模拟、4.测试码生成、5.版图布局、6.单元库的建立v返回课程的具体内容v要学习的关键内容FPGA/CPLD芯片的结构PFGA/CPLD芯片的使用v具体包含2个技术的掌握硬件描述语言（VHDL,Verilog HDL）设计QURATUR II设计软件（或者MAX+PLUS II,XINLINX ISE等）