《集成电路原理与设计》课件5.2加法器结构.ppt

1、1第五章第五章 数字集成电路基本模块数字集成电路基本模块5.2 加法器加法器2计算机组成MEMORYDATAPATHCONTROLINPUT-OUTPUT运算器运算器p 控制器、运算器、存储器、输入输出接口控制器、运算器、存储器、输入输出接口p 运算器：也称为算术逻辑单元（运算器：也称为算术逻辑单元（ALU），负责指令执行），负责指令执行p 运算器由加法器运算器由加法器、移位器、逻辑模块等组成，加法器是、移位器、逻辑模块等组成，加法器是运算器的核心电路运算器的核心电路CPU组成34n寄存器寄存器-寄存器指令寄存器指令nR=A+BR=A+B，R=A-BR=A-B，R=AR=ABB。nLoadLo

2、ad，storestore指令指令5加法器n二进制加法n加法器结构设计n加法器电路设计6二进制加法SABCi=A=BCiABCiABCiABCi+CoABBCiACi+=ABCoutSumCinFulladdern两个n位二进制数据与进位输入信号进行加法运算，产生1个n位的加法和与一个进位输出信号7全加器全加器:一位加法器一位加法器全加器真值表全加器真值表ABCSCO0000000110010100110110010101011100111111CBASCABCABCoSABCi =A=BCiABCiABCiABCi+CoABBCiACi+=ABCoutSumCinFulladder8全加器：

3、资源复用()SA B CCO ABC()COABAB Cw 确定逻辑结构确定逻辑结构CBASCABCABCo9资源复用全加器：直接实现资源复用全加器：直接实现28 Transistors，多个串联，多个串联PMOSABBACiCiAXVDDVDDABCiBABVDDABCiCiABACiBCoVDDS()SA B CCO ABC()COABAB C10全加器逻辑对称性全加器逻辑对称性A B C S CO0 0 0 0 0 0 0 1 1 00 1 0 1 00 1 1 0 11 0 0 1 0 1 0 1 0 11 1 0 0 1 1 1 1 1 1CBASCABCABCo逻辑对称镜像结构11

4、VDDCiABBABAABVDDCiA BCiCiBACiABBADDSCo12镜像结构全加器镜像结构全加器（mirror adder）VVDDCiABBABAABVDDCiABCiCiBACiABBADDSCoPMOS网络进行逻辑变形，减少网络进行逻辑变形，减少串联器件数目串联器件数目()SA B CCO ABC()COABAB C13全加器：无逻辑复用n3输入异或门输入异或门实现求和逻辑实现求和逻辑n与或非门实现与或非门实现进位逻辑进位逻辑n40个晶体管个晶体管n利用镜像结构利用镜像结构减少串联减少串联PMOS数目数目CBASCABCABCo14利用资源复用减少了晶体管数目利用资源复用减少

5、了晶体管数目利用逻辑变形减少串联利用逻辑变形减少串联PMOSPMOS数目数目 28管全加器管全加器15()()SA B CAB C()()COAB CA B A只有只有2020个个MOSFETMOSFET构成！构成！用传输门实现全加器用传输门实现全加器VDDABYABABABA B16全加器ABCoutSumCinFulladder17多位二进制加法器SABCi=A=BCiABCiABCiABCi+CoABBCiACi+=ABCoutSumCinFulladdern两个n位二进制数据与进位输入信号进行加法运算，产生1个n位的加法和与一个进位输出信号18利用中间变量表示加法运算这些中间变量只与加

6、数这些中间变量只与加数/被加数被加数A,B有关，而与进位无关有关，而与进位无关Generate(G)=ABPropagate(P)=A BDelete=A B进位产生信号进位产生信号G，进位传递信号，进位传递信号P，T，进位消除，进位消除信号信号D，KT=A+B 有时也用K表示（Kill）19加法器n二进制加法n加法器结构n加法器电路设计20w 行波进位的并行加法器w 问题:高位要等待低位产生进位行波进位加法器（RCA）21Ripple-Carry Adder（RCA）最坏情况关键路径延迟与最坏情况关键路径延迟与N成线性关系成线性关系加法运算的速度主要由进位传递的速度决定加法运算的速度主要由进

7、位传递的速度决定FAFAFAFAA0B0S0A1B1S1A2B2S2A3B3S3Ci,0Co,0(Ci,1)Co,1Co,2Co,3td=O(N)tadder=(N-1)tcarry+tsumCABCABCoCBAS22A 64-bit Adder/Subtractor1-bit FAS0C0=CinC11-bit FAS1C21-bit FAS2C3C64=Cout1-bit FAS63C63.q利用利用64个全加器实现的行个全加器实现的行波进位加法器波进位加法器(RCA)q减法功能减法功能 根据控制信号根据控制信号（add/subt）对被操作数）对被操作数进行取反和加一操作，实进行取反和加

8、一操作，实现二进制减法现二进制减法qRCAl优点优点:结构简单，面积小结构简单，面积小l缺点缺点:速度慢速度慢(O(N)for N bits)，假信号多，假信号多A0B0A1B1A2B2A63B63add/subt23开关活动因子：假信号开关活动因子：假信号开关过程中出现假开关过程中出现假信号使电路节点的信号使电路节点的开关活动因子大于开关活动因子大于12411()iiiiiiiiiCABAB CGpCiiiGAB当Gi=1时不管低位的进位是什么值，本位的进位输出都是“1”；当Pi=1时则把低位的进位输出Ci-1直接作为本位的进位输出传送下去。iiiPAB进位产生函数进位传递函数加法器中的进位

9、链加法器中的进位链25行波进位加法器-串行进位链进位逻辑求和逻辑G，P逻辑AiBiGiPiCi-1CiSi进位逻辑求和逻辑G，P逻辑A0B0G0P0C-1C0S0进位逻辑求和逻辑G，P逻辑A1B1G1P1C1S1.进位逻辑求和逻辑G，P逻辑AnBnGnPnCn-1CnSn.Generate(G)=ABPropagate(P)=ABB 26 多位加法器：需要组进位产生函数GG和组进位传递函数GP，利用GG和GP以及最低位进位输入直接产生组进位输出。0000000000000000 =inininininCG PG CG PG CGPGCGG PPCGPC33232132103210GGGPGPP

10、GPP PGGPPP PP加法器中的进位链加法器中的进位链3in CGGGPC27超前进位加法器Carry-Lookahead Adder（CLA）1111111111)(iiiiiiiiiiiiiiicppgpgcpgpgcpgc111iiiiiiiiiiiicpgbacbacbac11212122111221222 )(iiiiiiiiiiiiiiiiiiiiicpppgppgpgcpgpgpgcpgc28Carry-Lookahead Adder iiiiiiiiiijgpppgppgpgG123123233 iiiijppppP123 jiijcPGc4)1(4计算计算p,g信号模块信号模块计算组进位计算组进位P，G输出组进位信号输出组进位信号C4(j+1)aibiCinCjGjPjai+1bi+1gi+1pi+1gipiai+2bi+2ai+3bi+3gi+1pi+1gi+1pi+1C4(j+1)C4j+1C4j+2C4j+3P,G Group29 配有进位链的加法器配有进位链的加法器w 多位加法器可以分成4位一组配进位链;w 用第二层进位链产生组进位输出本节总结n二进制加法基础二进制加法基础n加法器结构加法器结构n加法器电路加法器电路30