数字电路7..2.ppt

1、1 1BistableBistable Elements Elements（双稳态元件）（双稳态元件）QQ_LIt has two stable states：Q=1 and Q=0 bistable circuit（双稳电路）双稳电路）When power is first applied to the circuit,it randomly comes up in one state or the other and stays there forever.2 2亚稳态的存在使电路的状态可能出亚稳态的存在使电路的状态可能出现不确定性。现不确定性。稳态稳态稳态稳态亚稳态亚稳态 Random

2、noise will tend to drive a circuit that is operating at the metastable point toward one of the stable operating points.从一个从一个“稳态稳态”转换到另一个转换到另一个“稳稳态态”需加一定宽度的脉冲（足够的驱需加一定宽度的脉冲（足够的驱动）。动）。Metastable BehaviorMetastable Behavior（亚稳态特性）（亚稳态特性）Vin1Vout1=Vin2=Vout23 3S-R LatchS-R LatchS QR QNLogic symbolReset

3、Set清清0置10 00 11 01 1S Rlast state0 11 00 0Q QNFunction tableS QR QQQNRS0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1S R01001100QQ*状态转移真值表4 4S S -R LatchR LatchS_L=R_L=11 11 00 10 0S_L R_Llast state0 11 01 1Q QNFunction tableretain previous stateS_L=1,R_L=0Q=0,QN=1S_L=0,R_L=1Q=1,QN=0S_L=R_L=0Q=QN=1，不定状态SR

4、 清清 0 0 置置 1 1禁止状态禁止状态S QR QLogic symbolQQNS_LR_L5 5S-R Latch with EnableS-R Latch with EnableSRC0 X X1 0 01 0 11 1 01 1 1C S Rlast statelast state0 11 01 1Q QN Function table(1)C=0,retain previous state(2)C=1,like an S-R latch注意：当S=R=1时，若C由10，则下一状态不可预测。QQNS_LR_L 清清 0 0 置置 1 1禁止状态禁止状态SCRQQLogic symb

5、ol6 6D LatchD LatchD=1时，时，Q=1C=0，QQNSRDC输出状态保持不变；输出状态保持不变；输出随输入状态而改变。输出随输入状态而改变。C=1，D=0时，时，Q=0Q=Dtransparent latch透明锁存器透明锁存器D QC QLogic symbolC D Q QN1 0 0 11 1 1 0 0 X Function tablelast state7 7QDC tpLH(CQ)tpHL(DQ)tpLH(DQ)tpHL(CQ)tsetupsetup time建立时间tholdhold time保持时间 There is a window of time aro

6、und the falling edge of C when the D input must not change.propagation delay:tpLH(CQ),tpHL(CQ),tpHL(DQ),tpLH(DQ)D LatchD Latch Typical operation8 8Application of LatchApplication of LatchD QC QD QC QD QC QD QC QDIN3:0 WRDOUT3:0RDmemory unit9 9只用一片只用一片1 1位全加器实现？位全加器实现？X YCI COSX YCI COSX YCI COSC0S0S

7、1SnX0 Y0X1 Y1Xn Yn串串行行加加法法器器C1C2C1S0X0 Y0C0X YCI COSC2S1X1 Y1C1反馈反馈C3S2X2 Y2C2利用利用反馈反馈和时钟控制和时钟控制Application of LatchApplication of Latch Iterative Circuit1010X YCI COSX YCI COSX YCI COSC0S0S1SnX0 Y0X1 Y1Xn Yn串串行行加加法法器器C1C2暂存暂存X YCI COSCi+1SiXi YiCi时钟控制时钟控制利用锁存器暂存运算结果。利用锁存器暂存运算结果。Application of Latch

8、Application of Latch Iterative Circuit11 11暂存暂存X YCI COSCi+1SiXi YiCi时钟控制时钟控制利用锁存器暂存运算结果。利用锁存器暂存运算结果。Q DQ CXYCISiCi+1XiYiCiSCOCLK串行输入、串行输出需要有效的时钟控制Application of LatchApplication of Latch Iterative Circuit1212D Flip-flop D Flip-flop（D D触发器）触发器）D QC QD QC QQQNDCLK(1)CLK=0时，时，(2)CLK=1时，时，主锁存器工作，接收输入信号

9、主锁存器工作，接收输入信号 Qm=D;从锁存器不工作，输出从锁存器不工作，输出 Q 保持不变保持不变.主锁存器不工作，主锁存器不工作，Qm 保持不变保持不变;从锁存器工作，将从锁存器工作，将 Qm 传送到输出端传送到输出端.主主 master从从 slaveQm1313DCLKQQmD QC QD QC QQQNDCLK主主 master从从 slaveQmD Flip-flop D Flip-flop（D D触发器）触发器）1414DCLKQD CLK Q QN0 0 11 1 0X 0 last stateX 1 last statefunction tableD Q CLK Qlogic

10、 symboledge-triggered behaviorPositive-edge-triggered D flip-flop(正边沿触发式正边沿触发式D触发器触发器)sample the D input only at the rising edge of a CLK signal.characteristic equation（特征方程）（特征方程）Q*=D“*”表示时钟触发沿到表示时钟触发沿到来后输出来后输出Q的新状态。的新状态。1515DCLKQDC QD触发器触发器 边沿有效边沿有效D锁存器锁存器 电平有效电平有效1616 CLKQtpLH(CQ)tpHL(CQ)tsetupSe

11、tup time thold Hold timel Timing Behavior propagation delay (CLKQ)It has a setup and hold time window during which the D inputs must not change.1717D QC QD QC QQQNDCLKD Q CLK QD CLK Q QN0 0 11 1 0X 0 last stateX 1 last statefunction tablelogic symbolNegative-edge-triggered D flip-flopNegative-edge-t

12、riggered D flip-flop（负（负边沿触发式边沿触发式D D触发器触发器）1818CLKQQLDPR_LCLR_LPRD Q CLK QCLRPR(preset),CLR(clear)asynchronous inputs（异步输入端）（异步输入端）通常用于初始化电路状态、测试等。通常用于初始化电路状态、测试等。D flip-flop with preset and clearD flip-flop with preset and clear（具有预置和清零端的（具有预置和清零端的D D触发器）触发器）1919 EN=1(asserted),select the external

13、 D input;EN=0(negated),select the current output.D QEN CLK Qlogic symbolD Q CLK QDENCLKQQL2-to-1 MUX(2选选1电路电路)Q*=DI=END+ENQ（状态在时钟触发沿后改变）（状态在时钟触发沿后改变）DIEdge-Triggered D Flip-Flop with EnableEdge-Triggered D Flip-Flop with Enable（具有使能端的（具有使能端的D D触发器）触发器）Characteristic Equation（特征方程）（特征方程）function tabl

14、eFig.7-212020D Q CLK QDTECLKQQLTI TE=0 normal mode select the external D input;TE=1 testing mode select the TI input.Test-Enable Test-Input D TETI CLK QQlogic symbol2-to-1 MUXfor circuit testing SacnSacn Flip-Flop Flip-Flop（扫描触发器）（扫描触发器）Function Table(Fig.7-22)2121Edge-Triggered J-K Flip-Flop Edge-T

15、riggered J-K Flip-Flop Characteristic Equation Q*=DI=JQ+KQJ K CLK Q QN0 0 last Q last QN0 1 0 1 1 0 1 0 1 1 last QN last QX X 0/1 last Q last QNFunction Table保持清 0置 1翻转保持DI（边沿触发式（边沿触发式J-KJ-K触发器）触发器）logic symbol2222Edge-Triggered J-K Flip-Flop Edge-Triggered J-K Flip-Flop DI（边沿触发式（边沿触发式J-KJ-K触发器）触发器）

16、Functional Behavior2323T Flip-FlopT Flip-Flop A T(Toggle)flip-flop changes state on every tick of the clock.(在每个时钟脉冲有效沿都会改变状态在每个时钟脉冲有效沿都会改变状态.).)QQTTQOften used in counters and frequency dividers.（常用于计数器和分频器）（常用于计数器和分频器）Characteristic Equation:Q*=Q2424 利用利用D触发器实现触发器实现 D：Q*=D T：Q*=Q D=Q 利用利用J-K触发器实现触

17、发器实现 JK：Q*=JQ+KQ T：Q*=Q J=K=1TQQND Q CLK QTQQNJ QCLK K Q1利用利用D D、J-KJ-K触发器实现触发器实现T T触发器触发器252501EN Q 维持维持 Q 翻转翻转Q*Function TableQQTENCharacteristic Equation:Q*=ENQ+ENQ=EN QT flip-flop with enableT flip-flop with enable (具有使能端的具有使能端的T T触发器触发器)用用D D触发器实现触发器实现用用J-KJ-K触发器实现触发器实现QQCLKTT触发器的另一种形式触发器的另一种形式

18、2626不同类型触发器间的相互转换不同类型触发器间的相互转换 D J-K,T J-K D,T T D,J-K关键：设计好转换逻辑电路。输入为转换后触发器的输入端及触发器的现态，输入为转换后触发器的输入端及触发器的现态，输出为已有触发器的输入端。输出为已有触发器的输入端。转换示意图：转换示意图：2727J-K触发器：触发器：Q*=JQ+KQD触发器：触发器：Q*=D求转换逻辑电路：求转换逻辑电路：J=f(D,Q)，K=g(D,Q)若令若令J=D，K=D，则，则 Q*=DQ+(D)Q=DQ+DQ=D不同类型触发器间的相互转换不同类型触发器间的相互转换用用J-KJ-K触发器实现触发器实现D D触发器

19、触发器2828D触发器触发器:QD*=D不同类型触发器间的相互转换不同类型触发器间的相互转换用用T T触发器实现触发器实现D D触发器触发器习题习题7.60 00 11 01 1Q DQD*0101ENT0110T触发器触发器:QT*=EN QQQTEN?DCLKQQTENDCLKEN=D Q用用T T触发器实现触发器实现J-KJ-K触发器触发器习题习题7.72929串行输入serial inputSERINSEROUT串行输出serial output串入串出移位寄存器串入串出移位寄存器可以使一个信号延迟n 个时钟周期之后再输出Application of Application of fl

20、ip-flop flip-flop（触发器的应用）（触发器的应用）Shift Register（移位寄存器）移位寄存器）3030Brief SummaryBrief SummaryLatchLatch（锁存器）（锁存器）S-R,DFlip-FlopFlip-Flop（触发器）（触发器）D,J-K,T电平有效电平有效边沿触发边沿触发功能表，逻辑符功能表，逻辑符号号特征方程特征方程（表（表7-17-1）动态参数动态参数（时序图）（时序图）：传播延迟传播延迟建立时间建立时间输入信号应先于时钟信号到达的时间输入信号应先于时钟信号到达的时间保持时间保持时间时钟信号到达后，输入信号需要保持的时间时钟信号到达后，输入信号需要保持的时间3131第二次作业7.7