《数字电子技术》课件第3章 组合逻辑电路.ppt

1、 第第3 3章章 组合逻辑电路组合逻辑电路内容提要内容提要 数字电路根据逻辑功能的不同特点，可以分成数字电路根据逻辑功能的不同特点，可以分成两大类，一类叫组合逻辑电路（简称组合电路），两大类，一类叫组合逻辑电路（简称组合电路），另一类叫做时序逻辑电路（简称时序电路）。组合另一类叫做时序逻辑电路（简称时序电路）。组合逻辑电路在逻辑功能上的特点是任意时刻的输出仅逻辑电路在逻辑功能上的特点是任意时刻的输出仅仅取决于该时刻的输入，与电路原来的状态无关。仅取决于该时刻的输入，与电路原来的状态无关。而时序逻辑电路在逻辑功能上的特点是任意时刻的而时序逻辑电路在逻辑功能上的特点是任意时刻的输出不仅取决于当时的

2、输入信号，而且还取决于电输出不仅取决于当时的输入信号，而且还取决于电路原来的状态，或者说，还与以前的输入有关。路原来的状态，或者说，还与以前的输入有关。本章主要介绍组合逻辑电路基本分析方法和设本章主要介绍组合逻辑电路基本分析方法和设计方法，以及基本组合逻辑器件的应用。计方法，以及基本组合逻辑器件的应用。本章内容本章内容3.1 概述概述3.2 组合逻辑电路的分析方法与设计方法组合逻辑电路的分析方法与设计方法3.3 若干常用的组合逻辑电路若干常用的组合逻辑电路3.1 概述概述3.1.2 逻辑功能的描述逻辑功能的描述3.1.3 3种基本逻辑门及其表示种基本逻辑门及其表示3.1.4 其他逻辑门及其表示

3、其他逻辑门及其表示3.1.1 组合逻辑电路的特点组合逻辑电路的特点 根据逻辑功能的不同特点，可以将数字逻辑分成两大类，根据逻辑功能的不同特点，可以将数字逻辑分成两大类，一类称为组合逻辑电路（简称组合电路），另一类称为时序一类称为组合逻辑电路（简称组合电路），另一类称为时序逻辑电路（简称时序电路）。逻辑电路（简称时序电路）。在组合逻辑电路中，任意时刻的输出仅仅取决于该时刻在组合逻辑电路中，任意时刻的输出仅仅取决于该时刻的输入，与电路原来的状态无关。这就是组合逻辑电路在逻的输入，与电路原来的状态无关。这就是组合逻辑电路在逻辑功能上的共同特点。辑功能上的共同特点。3.1.1 组合逻辑电路的特点组合逻

4、辑电路的特点组合逻辑电路的特点（1）X1X2XnF1F2Fm输输入入输输出出组合组合 逻辑逻辑 电路电路多输入、多输多输入、多输出电路出电路u输出函数的一般逻辑表达式：输出函数的一般逻辑表达式：u输出函数的一般逻辑表达式：输出函数的一般逻辑表达式：F1=f1(X1、X2、Xn)F2=f2(X1、X2、Xn)Fm=fm(X1、X2、Xn)各输出函数各输出函数仅由仅由输入确定，彼此输入确定，彼此相互独立相互独立组合逻辑电路的特点（2）u组合逻辑电路的两个特点：组合逻辑电路的两个特点：（2 2）在在信号关系信号关系上，电路的输出只与电路上，电路的输出只与电路当前当前的的输入有关，输入有关，与输入加入

5、前的状态无关。与输入加入前的状态无关。（1 1）在在电路结构电路结构上，组合逻辑电路中不存在输出与上，组合逻辑电路中不存在输出与 输入之间的输入之间的反馈反馈；u组合逻辑电路的构成：组合逻辑电路的构成：（1 1）由由SSI集成门集成门芯片芯片构成构成（2 2）由由MSI常用常用集成组合逻辑芯片集成组合逻辑芯片构成构成3.1.2 3.1.2 逻辑功能的描述逻辑功能的描述v从理论上讲，逻辑图本身就是逻辑功能的一种表达方式。然而在许多情况下，用逻辑图所表示的逻辑功能不够直观，往往还需要把它转换为逻辑函数式或逻辑真值表的形式，以使电路的逻辑功能更加直观、明显。v 从组合电路逻辑功能的特点不难想到，既然

6、他的输出与电路的历史状况无关，那么电路中就不能包含有存储单元。这就是组合逻辑电路在电路结构上的共同特点。3.1.3 3.1.3 三种基本逻辑门及其表示三种基本逻辑门及其表示 v 所谓门就是一种开关，它能按照一定的所谓门就是一种开关，它能按照一定的条件去控制信号的通过或不通过。条件去控制信号的通过或不通过。v 门电路的输入和输出之间存在一定的逻门电路的输入和输出之间存在一定的逻辑关系辑关系(因果关系因果关系)，所以门电路又称为，所以门电路又称为逻逻辑门电路辑门电路。基本逻辑关系为基本逻辑关系为三种。三种。下面通过例子说明逻辑电路的概念及下面通过例子说明逻辑电路的概念及的意义。的意义。220V+-

7、Y=A B000101110100ABYBYABY220VA+-Y=A+B000111110110ABY 101AY0Y220VA+-Rv1.与非门v与非门的逻辑函数表达式为：3.1.4 3.1.4 其他逻辑门及其表示其他逻辑门及其表示真值表 逻辑符号 组合电路、2.或非门或非门 或非门是实现先或非门是实现先“或或”后后“非非”的数字单元电的数字单元电路，或非门的逻辑函数表达式为：路，或非门的逻辑函数表达式为：真值表 逻辑符号 组合电路 3.与或非门：与或非门：与或非门的逻辑函数表达式为：与或非门的逻辑函数表达式为：真值表 逻辑符号 组合电路 4.异或门：异或门：异或门的逻辑函数表达式为：异或

8、门的逻辑函数表达式为：真值表 逻辑符号 组合电路 5.同或门同或门 同或门的逻辑函数表达式为：同或门的逻辑函数表达式为：真值表 逻辑符号 组合电路 3.23.2组合逻辑电路的分析方法和设计方法组合逻辑电路的分析方法和设计方法v3.2.1组合逻辑电路的分析方法组合逻辑电路的分析方法v3.2.2组合逻辑电路的设计方法组合逻辑电路的设计方法3.2.13.2.1组合逻辑电路的分析方法组合逻辑电路的分析方法分析要求：分析要求：已知已知电路结构电路结构分析步骤：分析步骤：列列真值表真值表；（逻辑图）（逻辑图）求求电路的功能电路的功能（输入输出逻辑关系）（输入输出逻辑关系）由逻辑图得出由逻辑图得出逻辑函数表

9、达式逻辑函数表达式，并化简；，并化简；分析分析逻辑功能。逻辑功能。求如图所示电路输入与输出的逻辑关系。求如图所示电路输入与输出的逻辑关系。ABF1F2F3F F&解：解：由电路的输入开始，由电路的输入开始，逐级逐级写出输出函数写出输出函数BAABAAFF12ABF1BAABBBFF13“异或异或”逻辑逻辑 可用来判断两信可用来判断两信号是否一致。号是否一致。例BABABABABAFFF32&1A B CF1F2F3F4F解：解：l写出输出函数式写出输出函数式ABCF112AFF 13BFF 14CFF 432FFFFC)B(AABCCBAABCl列真值表列真值表A B CF0 0 00 0 0

10、1 10 0 10 0 10 00 1 00 1 00 00 1 10 1 10 01 0 01 0 00 01 0 11 0 10 01 1 01 1 00 01 1 11 1 11 1l分析电路功能分析电路功能当当A A、B B、C C全为全为0 0或或1 1时，时，F F 为为1 1，否则否则F F为为0 0。“判一致电路判一致电路”3.3 3.3 若干常用的组合逻辑电路若干常用的组合逻辑电路v 3.3.1 加法器加法器v 3.3.2 编码器编码器 v 3.3.3 译码器译码器v 3.3.4 数据选择器数据选择器v 3.3.5 消除竞争消除竞争-冒险现象的方法冒险现象的方法3.3.1 3

11、.3.1 加法器加法器1.一位加法器一位加法器 如果不考虑低位输入的进位，而只如果不考虑低位输入的进位，而只考虑本位两数相加，称半加。实现半加运考虑本位两数相加，称半加。实现半加运算的电路叫半加器。算的电路叫半加器。加法器真值表 v由此得“半加和”F及进位C的表达式：v F=A Bv C=ABv半加器的逻辑电路图和符号2.2.全加器全加器 v如相加时考虑来自低位的进位及向高位的进位，则称为全加。所用的电路叫全加器。设用Ai、Bi表示两个加数，Ci-1表示来自相邻低位的进位，Ci 表示向高位的进位，Fi表示本位和。v全加器的逻辑电路图及符号v74LS83的逻辑符号和逻辑图全加器应用举例全加器应用

12、举例v例3.3.1 试用四位加法器完成余3码到8421码的转换。v解：对于一个十进制数，余3码比相应的8421码多3，所以要实现余3码到8421码的转换，只要将余3码减去3(0011)即可。例：十进制的“9”用8421码表示为“1001”，而用余3码表示则为“1001-0011=0110”。为了用加法器实现减法运算，减数应变成补数(即00111101)。设余3码的变量为E3E2E1E0，8421码输出为F8F4F2F1，在4位全加器的A3 A0接上余3码，B3 B0接上固定代码1101(-3)补码为“1101”)，就能把余3码转换成8421码,其逻辑图如图3.3.4所示 3.3.多位加法器多位

13、加法器v(1)串行进位加法器 v二进制并行加法器是一种能够并行产生两个二进制数算术和的逻辑部件，它由若干个全加器组成，较低位全加器的进位输出与较高位全加器的进位输入相连。一个由4位全加器组成的4位二进制并行加法器的逻辑框图如图：v(2)并行进位加法器 v为了提高加法器的运算速度，必须设法使较低位的进位信号越过中间各级直接决定较高位的进位输出，各位的进位直接由被加数和加数决定，而不需要依赖低位的进位。这种进位方式称为超前进位，又称先行进位，按照这一思路设计的加法器称为超前进位二进制并行加法器。3.3.2 3.3.2 编码器编码器 v1.编码器概述 v数字系统中存储或处理的信息，常常是用二进制码表

14、示的。用一个二进制代码表示特定含义的信息称为编码。v（1）普通编码器v4线-2线编码器真值表 v4-2线编码器逻辑电路图 v(2)二进制优先编码器 v74148是8-3线优先编码器,常用于优先中断系统和键盘编码。v74LS148外引脚排列和符号v v 优先编码器74148的功能表 v 从表3.14中可看出该功能模块的功能和使用有以下几个特点：v 输入I0I7和输出线CBA。它们都是低电平0信号有效，在符号中常用“小圈”或“小三角”表示(见图3.15(b)。v 输出有效标志GS。vGS=1时，表示编码器输出无效。GS=0时，编码器输出有效。如表3.14的第1行、第2行和最后1行，输出状态CBA都

15、是111，但由GS指明最后一行表示输入线0有效，而第1行和第2行表示输出无效。v 使能输入EI和使能输出EO。v当EI=1时，不管输入I0I7为何值，3个输出CBA均为1，无效,即禁止模块工作。v 2片74LS148的扩展应用3.3.3 3.3.3 译码器译码器 v设位二进制代码译码器的真值表如表3.15所示,该译码器的输入是2位二进制代码A、B，输出时与代码相对应的4个信号Y3Y2Y1Y0。v二进制代码译码器的真值表 译码器逻辑图 v由此得真值表可得4个输出表达式：根据输出表达式，可画出由门电路组成的译码器逻辑图，如图3.3.9所示。该译码器有2个输入端，4个输出端，故又常称为2-4线译码器

16、。二进制译码器二进制译码器 将二进制数翻译为相应的控制信号或二十进制代码的电路称为二进制译码器。常用的完全译码二进制的中规模集成译码器有74LS139(双2线-4线译码器)、74LS138(3线-8线译码器)和74HC154(4线-16线译码器)等。3线-8线译码器74LS13874LS138逻辑符号 74LS138外引脚排列 74LS138的真值表 译码器各输出线的表达式：例 用两片38译码器构成416译码器 v解：将译码输入CBA改作地址码输入X2X1X0，加到译码器输入端CBA，而数据D加到使能控制端G1(G2A、G2B接地)。则可根据X2X0的取值，在相应的输出端Yi得到数据的反码(D

17、=1，则Yi=0；D=0，则Yi=1)。例如：要将输入信号分配到Y2输出端，只要将地址码X2X1X0取为010即可。依此类推，只要改变地址码，就可以把输入信号分配到任何一个输出端输出，接线图见图3.3.12(a)。例 用74LS138译码器作数据分配器，可以得到数据的原码或反码输出两种选择。v若将数据D加到G2A、G2B中的一个，且G1=1，则在相应的输出端Yi得到的是数据的原码输出(D=1，则Yi=1；D=0，则Yi=0)。接线图如下：七段显示译码器七段显示译码器 常用的显示器件有多种形式，这里只介绍七段显示器件。目前常用的七段显示器件有发光二极管(LED)和液晶显示器件(LCD),本节主要

18、以LED数码管作为显示器件。LED数码管的结构和引脚图(a)共阴极(b)共阳极共阴极数码管引脚 七段显示译码器与显示器接线图(a)译码器(b)七段显示器 显示译码74LS47 适用于七段字形的共阴极显示管的译码器集成电路有74LS48、74LS49，适用于共阳极显示管的译码器有SN7447、74LS47等型号。(a)74LS47符号 (b)74LS47引脚图七段LED显示真值表 3.3.4 3.3.4 数据选择器数据选择器(1)数据选择器的结构和功能 数据选择器又名多路选择器，简称MUX。其功能是能从多个数据输入通道中，按要求选择其中一个通道的数据传送到输出通道中。常见的数据选择器有4选1、8

19、选1、16选1等。4选1数据选择器功能表 双四选一数据选择器 74LS1534选1简化框图 D0 D3为数据输入端，A1A0是地址输入端，S是使能端。对于不同的地址输入可选择D0 D3中的一个至输出Y。当S=0时：由上表可得表达式 Y=(A1A0)D0+(A1A0)D1+(A1A0)D2+(A1A0)D3(2)数据选择器的应用例 用4选1实现函数:解:函数整理后得：设把输入变量A、B加到4选1数据选择器的地址输入A1、A0，则4选1数据选择器的输出表达式Y与F1函数相比较可发现：只要取D0=C，D1=C，D2=C，D3=1；则数据选择器的输出Y就是函数F1，电路连接如图所示。例题接线图 例 用

20、数选器实现函数:解:因函数表达式F2中由4个变量，故选用8选1数选器实现,首先将要实现的函数化成最小项表达式。即：然后再进行代数比较：设A，B，C分别加在地址端，则根据8选1数据选择器输出的表达式，可列出一个对照表 8选1数据选择真值表 根据表3.20可以知道D0D7应该接什么变量就能实现函数F2了，电路如图所示。例3.12 已知组合电路如图3.3.21所示，它是由双4选1数据选择器(74LS153)组成。试写出它的输出F1，F2的函数式。解：根据4选1数据选择器功能表可知：3.3.5 3.3.5 消除竞争消除竞争-冒险现象的方法冒险现象的方法一、接入滤波电容 由于竞争-冒险而产生的尖峰脉冲一

21、般都很窄（多在几十纳秒以内），所以只要在输出端并接一个很小的滤波电容，就足以把尖峰脉冲的幅度削弱至门电路的阈值电压以下。在TTL电路中，的数值通常在几十至几百皮法的范围内。这种方法的优点是简单易行，而缺点是增加了输出电压波形的上升时间和下降时间，使波形变坏。二、引入选通脉冲 第二种常用的方法是在电路中引入一个选通脉冲p，因为p的高电平出现在电路到达稳定状态以后，所以 每个门的输出端都不会出现尖峰脉冲。但须注意，这是 正常的输出信号也将变成脉冲信号，而且他们的宽度与选通脉冲相同。例如，当输入信号AB变成11以后，并不马上变成高电平，而要等到P端的正脉冲出现时才给出一个正脉冲。三、修改逻辑设计修改逻辑设计消除冒险