数字逻辑设计第8章课件.ppt

1、例 题例：试用D触发器和门电路设计一个状态转换为024130的模5同步计数器。解：解：1 1）触发器个数）触发器个数 2 2）转移表）转移表3 3）最小成本设计）最小成本设计检查能否自启动检查能否自启动若采用风险最小的设计呢？若采用风险最小的设计呢？2023-7-161例 题例：用D触发器设计一个频率相同的三相脉冲发生器，三相脉冲Q1、Q2、Q3如图所示。2023-7-1623 3例 题试画出010序列检测器的状态图或状态表。已知此检测器的输入、输出序列如下：1）序列不可重叠输入X：0 0 1 0 1 0 1 0 0 1 1 0 1 0 0输出Z：0 0 0 1 0 0 0 1 0 0 0 0

2、 0 1 0 02）序列可重叠输入X：0 0 1 0 1 0 1 0 0 1 1 0 1 0 0输出Z：0 0 0 1 0 1 0 1 0 0 0 0 0 1 0 02023-7-164 4时钟同步状态机结构下一状下一状态逻辑态逻辑 F 状态状态存储器存储器 时钟时钟 输出输出 逻辑逻辑 G 输入输入输出输出 时钟时钟信号信号 激励激励 当前状态当前状态激励方程激励方程驱动方程驱动方程状态方程状态方程转移方程转移方程输出方程输出方程2023-7-165 5CLOCKHtLtclkt触发器输出触发器输出ffpdtcombt组合电路输出组合电路输出触发器输入触发器输入holdtsetupt建立时间

3、容限建立时间容限setupcomb(max)(max)ffpdclktttt保持时间容限保持时间容限holdcomb(min)min(ffpdttt2023-7-166 68.2 Latched and Flip-Flops SSI latches and flip-flops1Q 1Q2Q2Q3Q3Q4Q4Q1,2C1D2D3,4C3D4D74x375D latchD latchPRD Q CLK QCLR74x74PRJ Q CLK K QCLR74x109PRJ Q CLK K QCLR74x1122023-7-167 7D QC QD QC QD QC QD QC QDIN3:0 WR

4、DOUT3:0RDMultibit Registers and Latches锁存器的应用锁存器的应用 多位锁存器多位锁存器寄存器（寄存器（registerregister）共用同一时钟的多个共用同一时钟的多个D D 触发器组合在一起触发器组合在一起通常用来存储一组通常用来存储一组相关的二进制数。相关的二进制数。2023-7-168 84-bit register 74x1756-bit register 74x1746-bit register 74x1741D2D3D4DCLKCLR_L2023-7-169 98-bit register7474x374x374（三态输出）三态输出）OEO

5、utput enable2023-7-1610107474x377x377（使能）（使能）7474x273x273（异步清零）异步清零）CLK7474x374x374（输出使能）输出使能）2023-7-1611117474x377x377（使能）使能）ENEN二选一多路复用结构二选一多路复用结构2023-7-161212寄存器（寄存器（registerregister）和锁存器（和锁存器（latchlatch）有什么区别？有什么区别？寄存器：边沿触发特性寄存器：边沿触发特性 锁存器：锁存器：C C有效期间输出跟随输入变化有效期间输出跟随输入变化74x374输出使能输出使能8位寄存器位寄存器74

6、x373输出使能输出使能8位锁存器位锁存器2023-7-1613138.4 Counters模（modulus）：循环中的状态个数模m计数器（又称 m分频计数器）n位二进制计数器状态图中包含有一个循环的任何时钟时序电路状态图中包含有一个循环的任何时钟时序电路S1S2S3SmS5S4ENENENENENENENENENENENENEN2023-7-161414 计数器的分类按时钟：同步、异步按计数方式：加法、减法、可逆按编码方式：二进制、十进制BCD码、循环码 计数器的功能计数分频定时产生脉冲序列2023-7-161515行波计数器（ripple counter）q 利用利用 T T 触发器实现

7、：触发器实现：Q*=QQQT考虑二进制计数顺序：考虑二进制计数顺序：只有当第只有当第 i-1 i-1 位由位由1 10 0时，时，第第 i i 位才翻转。位才翻转。CLKQQTQQTQQTQQTQ0Q1Q2Q32023-7-161616CLKQ0Q1Q2CLKQQTQQTQQTQQTQ0Q1Q2Q3速度慢，速度慢，最坏情况，第最坏情况，第n n位要经过位要经过 n nt tTQTQ 的延迟时间的延迟时间 异步计数器异步计数器(Asynchronous Counters)(Asynchronous Counters)2023-7-161717同步二进制加法计数器1 0 1 1 0 1 1+11

8、0 1 1 1 0 0在多位二进制数的末位加在多位二进制数的末位加 1 1，仅当第仅当第 i i 位以下的各位都为位以下的各位都为 1 1 时，时，第第 i i 位的状态才会改变。位的状态才会改变。最低位的状态每次加最低位的状态每次加1 1都要改变。都要改变。EN QT Qq 利用有使能端的利用有使能端的 T T 触发器实现：触发器实现：Q Q*=ENQ+ENQ=EN =ENQ+ENQ=EN Q Q通过通过ENEN端进行控制，端进行控制，需要翻转时，使需要翻转时，使 EN=1EN=1 EN ENi i=Q=Qi-1 i-1 Q Qi-2 i-2 Q Q1 1 Q Q0 0ENEN0 0=?=?

9、1 12023-7-161818同步计数器1CLKQ0Q1Q2C如何加入使能端？如何加入使能端？2023-7-161919有使能端的同步计数器CNTEN低位低位 LSB高位高位 MSB串行使能串行使能2023-7-162020CNTEN有使能端的同步计数器并行使能并行使能高位高位 MSB低位低位 LSB2023-7-1621214位二进制计数器74x163CLR同步清零同步清零LD同步预置数同步预置数RCO进位输出进位输出ENPENT使能端使能端ENTQDQCQBQARCO2023-7-1622224位二进制计数器74x16374x163的功能表的功能表01111CLK工作状态工作状态同步清零

10、同步清零同步置数同步置数保持保持保持保持,RCO=0计数计数CLR_L LD_L ENP ENT0111 0 1 0 1 17474x161x161异步清零异步清零2023-7-1623237474x163x163工作于自由运行模式时的接线方法工作于自由运行模式时的接线方法2023-7-162424自由运行的自由运行的163163可以用作可以用作2 2、4 4、8 8和和1616分频计数器分频计数器012345678910 11 12 13 14 1502023-7-1625254位二进制计数器74x163CLR同步清零同步清零LD同步预置数同步预置数RCO进位输出进位输出ENPENT使能端使

11、能端ENTQDQCQBQARCO2023-7-162526264位二进制计数器74x16374x163的功能表的功能表01111CLK工作状态工作状态同步清零同步清零同步置数同步置数保持保持保持保持,RCO=0计数计数CLR_L LD_L ENP ENT0111 0 1 0 1 17474x161x161异步清零异步清零2023-7-162627277474x163x163工作于自由运行模式时的接线方法工作于自由运行模式时的接线方法2023-7-16272828自由运行的自由运行的163163可以用作可以用作2 2、4 4、8 8和和1616分频计数器分频计数器012345678910 11

12、12 13 14 1502023-7-16282929任意模值计数器 利用SSI器件构成 时钟同步状态机设计 利用MSI计数芯片构成 利用n位二进制计数器实现模m计数器分两种情况考虑：m 2n 清零法、置数法清零法、置数法2023-7-16293030用4位二进制计数器74x163实现模11计数器q 清零法清零法S0S1S2S3S4S12S11S10S9S8S7S6S5S13S14S15计数到计数到10101010时，时，利用同步清零端利用同步清零端强制为强制为00000000。m2m2n n 情况情况2023-7-16303131q 清零法清零法计数到计数到1010时，时，利用同步清零端利用

13、同步清零端强制为强制为0000。m2m2n n 情况情况用用4 4位二进制计数器位二进制计数器7474x163x163实现模实现模11 11计数器计数器CLKQ0Q1Q2Q3思考：思考：如果是如果是7474x161x161（异步清零）（异步清零）怎么连接？怎么连接？2023-7-163132322023-7-16323333模模1010计数器计数器2023-7-16333434用4位二进制计数器74x163实现模11计数器q 置数法置数法 m2m2n n 情况情况S0S1S2S3S4S12S11S10S9S8S7S6S5S13S14S15计数到计数到11111111时，时，利用同步预置数端利用

14、同步预置数端强制输出为强制输出为010101012023-7-16343535用用4 4位二进制计数器位二进制计数器7474x163x163实现模实现模1111计数器计数器q 置数法置数法 m2m 2n）先进行级联，再整体置零或预置数例：用74x163构造模193计数器 两片163级联得8位二进制计数器（0255）采用整体清零法，01922023-7-16545555模模m m计数器（计数器（m 2m 2n n）先进行级联，再整体置零或预置数先进行级联，再整体置零或预置数例：用例：用7474x163x163构造模构造模193193计数器计数器 两片两片163163级联得级联得8 8位二进制计数

15、器（位二进制计数器（0 0255255）采用整体清零法，采用整体清零法，0 0192192若若 m m 可以分解：可以分解：m=m1m=m1m m2 2分别实现分别实现m1m1和和m2m2，再级联再级联 采用整体预置数法，采用整体预置数法，6363255255 256 25619319363632023-7-16555656ABCG1G2AG2BY0Y1Y2Y3Y4Y5Y6Y774x138EN1EN2_LEN3_LSRC0SRC1SRC2P0P1P7SDATA如何控制地址端自动如何控制地址端自动轮流选择输出轮流选择输出Y0Y7 计数器的应用计数器的应用2023-7-16565757Decodi

16、ng Binary-Counter State若在一次状态转移中有若在一次状态转移中有2 2位或多位计数位同时变化，位或多位计数位同时变化，译码器输出端可能会产生译码器输出端可能会产生“尖峰脉冲尖峰脉冲”功能性冒险功能性冒险01234567012Function hazardFunction hazard2023-7-16575858 CLK 8 8位寄存器位寄存器改进：消除改进：消除“毛刺毛刺”2023-7-16585959计数器的应用 序列信号发生器 例：在时钟作用下周期产生序列10101011，10101011，S0/1S1/0S2/1S3/0S4/1S5/0S6/1S7/1MOOREM

17、OORE机机8 8个状态个状态计数器计数器+组合电路组合电路2023-7-16596060计数器的应用 序列信号发生器 例：在时钟作用下周期产生序列10101011，10101011，计数器计数器+组合电路组合电路2023-7-16606161计数器的应用 例：红绿灯信号发生器，输入时钟信号T=5s，要求周期产生绿灯30s，黄灯5s，红灯25s。需要多少个状态？需要多少个状态？2023-7-1661例：流水灯的设计任务：设计一个可以循环移动的流水灯，灯总数为8盏，具体要求如下：1、5亮，其余灭，右移三次后全灭4、8亮，其余灭，左移三次后全灭4、5亮，其余灭，各向两边移三次后全灭1、8亮，其余灭

18、，各向中间移三次后全灭计数器的应用2023-7-1662效果图计数器的应用计数器的应用2023-7-1663任务分析所要求的彩灯电路在某电路板上完成，该电路板能够提供48MHz标准时钟信号，附带有8个共阳的LED管可作为彩灯使用。因此要实现的电路的框图如图所示。2023-7-1664设计思路 根据要求，LED彩灯的花色变化为20步，这20步的变化是按顺序进行，周而复始的，因此，可以用一个具有20个状态的状态机实现，这20个状态构成一个单环，如图所示。2023-7-1665设计思路 可以利用计数器产生着20个状态编码，用译码电路将对应的编码变为对应的LED显示码。电路框图如图所示2023-7-1

19、66667674位寄存器74x1751D2D3D4DCLKCLR_L2023-7-166768682023-7-166869698.5 shift register（移位寄存器）串行输入串行输入serial inputSERINSEROUT串行输出串行输出serial outputSerial-in,serial-out Serial-in,serial-out shift registershift register可以使一个信号延迟可以使一个信号延迟n n 个时钟周期之后再输出个时钟周期之后再输出2023-7-16697070串入串入serial-inSERIN1Q2QNQ并出并出para

20、llel-out可以用来完成可以用来完成串并转换串并转换serial-to-parallelserial-to-parallelconversionconversionStructure of a serial-in,parallel-out shift register2023-7-16707171多路复用结构多路复用结构LOAD/SHIFTSERINSERINSEROUTStructure of a parallel-in,serial-out shift register2023-7-16717272LOAD/SHIFTSERINSERIN1Q2QNQStructure of a par

21、allel-in,parallel-out shift register2023-7-16727373MSI shift registers CLKCLRSERASERB74x164QAQBQCQDQEQFQGQH CLK CLKINHSH/LDCLRSERABCDEFGH QH74x166SERASERB抑制时钟2023-7-167374744-bit universal shift register 74x194 CLKCLRS1S0LIND QDC QCB QBA QARIN74x194S1 S0 功能功能0 0 保持保持0 1 右移右移1 0 左移左移1 1 载入载入左移输入左移输入右

22、移输入右移输入2023-7-1674757500S1S0保持保持S1 S0S1 S010左移左移01右移右移11载入载入Q Qi i*=S1S0Q=S1S0Qi i+S1S0Q+S1S0Qi-1i-1+S1S0Q+S1S0Qi+1i+1+S1S0IN+S1S0INi i4-bit universal shift register 74x1942023-7-16757676 CLKCLRS1S0LIND QDC QCB QBA QARIN74x194 CLKCLRS1S0LIND QDC QCB QBA QARINCLKCLKCLRCLRS1S1S0S0LINRIN移移位位寄寄存存器器的的扩扩展

23、展并行输入并行输入（8 8位）位）并行并行输出输出8 8位位2023-7-16767777Shift-register countersD D0 0=F(Q=F(Q0 0,Q,Q1 1,Q,Qn-1n-1)反反 馈馈 逻逻 辑辑D Q CK QD Q CK QD Q CK QD Q CK QCLKFF0FF1FF2FF3一般结构：一般结构：2023-7-1677787810001000010000010010有效状态有效状态其他状态其他状态Ring counters（环型计数器）D Q CK QD Q CK QD Q CK QD Q CK QCLKFF0FF1FF2FF310000100000

24、10010Q0 Q1 Q2 Q3Q0 Q1 Q2 Q3 非自启动的非自启动的无效状态无效状态D D0 0=Q=Qn-1n-12023-7-16787979有效状态有效状态无效状态无效状态D Q CK QD Q CK QD Q CK QD Q CK QCLKFF0FF1FF2FF31000010000010010Q0 Q1 Q2 Q3自启动的自启动的自校正的自校正的模模4 4计数器计数器2023-7-16798080利用通用寄存器74x194实现环形计数器Q0Q0Q1Q1Q2Q2Q3Q31 10 0CLOCKCLOCKQ0Q1Q2Q3101 10 00 00 0Q0Q1Q2Q3RESETRESE

25、T载入载入Q0Q1Q2Q3CLOCK自校正的自校正的2023-7-16808181扭环计数器（Johnson Counter）D Q CK QD Q CK QD Q CK QD Q CK QCLKFF0FF1FF2FF3D D0 0=Q=Qn-1n-1000000001000110011101111011100110001无效无效有效的状态循环有效的状态循环2023-7-16818282dddddddd最小成本最小成本自校正设计1 1、确定有效的状态循环、确定有效的状态循环2 2、对无效状态进行处理，、对无效状态进行处理，使其进入有效循环。使其进入有效循环。Q0 Q1 Q2 Q3Q0 Q1 Q

26、2 Q31111000011110000Q0Q100 01 11 1000011110Q2Q3D01 100001000110011101111011100110001有有效效无无效效100101001010110101101011010100101 1D0=Q3+Q2Q1D0=Q3+Q2Q12023-7-16828383=(Q2Q1)Q3)=(Q2Q1)Q3)D0=Q3+Q2Q1D0=Q3+Q2Q14 4位位8 8状态自校正的状态自校正的JohnsonJohnson计数器计数器2023-7-16838484利用通用寄存器74x194实现扭环计数器 CLKCLRS1S0LIND QDC QCB

27、 QBA QARIN74x194+5VCLOCKRESET_LS1S0S1S0接成左移形式接成左移形式自校正改进：自校正改进：（法一）（法一）D0=Q3+Q2Q1D0=Q3+Q2Q1Q0Q1Q2Q32023-7-16848585利用通用寄存器利用通用寄存器7474x194x194实现扭环计数器实现扭环计数器 CLKCLRS1S0LIND QDC QCB QBA QARIN74x194+5VCLOCKRESET_L自校正改进：自校正改进：（法二）利用置数（法二）利用置数每当电路出现每当电路出现0 0XX0XX0下一状态就是下一状态就是10001000S0=Q3S0=Q3 Q0Q0Q0Q1Q2Q3

28、1000000010001100111011110111001100012023-7-16858686 n位移位寄存器能够构成模n的环形计数器 n位移位寄存器能够构成模2n的扭环形计数器移位寄存器计数器问题：问题：实现一个十进制计数器实现一个十进制计数器最少需要最少需要 个触发器？个触发器？若用环形计数器形式，需要若用环形计数器形式，需要 位移位寄存器？位移位寄存器？扭环形呢？扭环形呢？2023-7-16868787Shift-register countersD D0 0=F(Q=F(Q0 0,Q,Q1 1,Q,Qn-1n-1)反反 馈馈 逻逻 辑辑D Q CK QD Q CK QD Q C

29、K QD Q CK QCLKFF0FF1FF2FF3一般结构：一般结构：2023-7-16878888Ring counters（环型计数器）D Q CK QD Q CK QD Q CK QD Q CK QCLKFF0FF1FF2FF3 非自启动的非自启动的D D0 0=Q=Qn-1n-1D Q CK QD Q CK QD Q CK QD Q CK QCLKFF0FF1FF2FF3D D0 0=Q=Qn-1n-1扭环计数器扭环计数器（Johnson CounterJohnson Counter）2023-7-16888989 n位移位寄存器能够构成模n的环形计数器 n位移位寄存器能够构成模2n

30、的扭环形计数器移位寄存器计数器问题：问题：实现一个十进制计数器实现一个十进制计数器最少需要最少需要 个触发器？个触发器？若用环形计数器形式，需要若用环形计数器形式，需要 位移位寄存器？位移位寄存器？扭环形呢？扭环形呢？2023-7-16899090Linear Feedback shift-register（LFSR）countersLFSRLFSR计数器计数器 有有 2 2n n-1-1 种有效状态种有效状态 最大长度序列发生器最大长度序列发生器反反 馈馈 逻逻 辑辑D Q CK QD Q CK QD Q CK QD Q CK QCLKFF0FF1FF2FF3移位寄存器型计数器的一般结构移位

31、寄存器型计数器的一般结构利用反馈逻辑可以实现利用反馈逻辑可以实现 模模2 2模模16 16 的计数器的计数器2023-7-16909191RESET_LCLOCK奇校验电路奇校验电路全全0 0态的下一状态？态的下一状态？反馈方程反馈方程 LFSR计数器计数器 有有 2n-1 种有效状态种有效状态 最大长度序列发生器最大长度序列发生器Linear Feedback shift-registerLinear Feedback shift-register（LFSRLFSR）counterscounters2023-7-16919292 CLKCLRS1S0LIND QDC QCB QBA QARI

32、N74x194CLOCKX2X1X01 10 00 0 LOAD+5V状态序列？状态序列？3 3位位LFSRLFSR计数器计数器如何加入如何加入000000状态？状态？Linear Feedback shift-registerLinear Feedback shift-register（LFSRLFSR）counterscounters2023-7-16929393顺序脉冲发生器 利用移位寄存器构成 注意自校正（环形计数器）利用计数器和译码器构成 注意“毛刺”（二进制计数器的状态译码）CLKQ0Q1Q2Q32023-7-16939494序列信号发生器 用于产生一组特定的串行数字信号 例：设计

33、一个 00010111 序列信号发生器利用触发器利用计数器利用移位寄存器2023-7-16949595利用利用D D触发器设计一个触发器设计一个 00010111 00010111序列信号发生器序列信号发生器1 1、画状态转换图、画状态转换图2 2、状态编码、状态编码0001000111 11 表示表示 S S0 0 S S7 73 3、列状态转换输出表、列状态转换输出表0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 10 1 00 1 11 0 01 0 11 1 01 1 1 0 0 0Q2Q1Q0Q2*Q1*Q0*Y000101114 4、得到激励

34、方程和输出方程、得到激励方程和输出方程5 5、得到电路图、得到电路图0 00 00 00 00 00 01 11 1产生序列产生序列0000000000011011？S1/0S2/0S6/1S3/1S5/1S4/0S7/1S0/02023-7-16959696用计数器和数据选择器构成序列信号发生器用计数器和数据选择器构成序列信号发生器74x163 CLKCLRLDENPENTA QAB QBC QCD QD RCOENABCD0D1D2D3D4D5D6D7YY74x151例：产生一个例：产生一个8 8位的序列信号位的序列信号 00010111 00010111+5V+5V序列序列信号信号输出输

35、出产生序列产生序列0000000000011011？CLOCK2023-7-16969797用移位寄存器构成序列信号发生器用移位寄存器构成序列信号发生器例：产生一个例：产生一个8 8位的序列信号位的序列信号 00010111 000101111 10 01 11 11 10 00 00 0Q2Q1Q00 0 00 0 10 1 01 0 10 1 11 1 11 1 01 0 0D0Q2Q1Q0010001 11 10D01101001D=QD=Q2 2QQ1 1QQ0 0+Q+Q2 2QQ1 1+Q+Q2 2QQ0 02023-7-16979898 CLKCLRS1S0LIND QDC QC

36、B QBA QARIN74x194+5VCLOCKRESET_LQ0Q1Q2Q3用移位寄存器构成序列信号发生器用移位寄存器构成序列信号发生器例：产生一个例：产生一个8 8位的序列信号位的序列信号 00010111 0001011110111000Q2Q1Q00 0 00 0 10 1 01 0 10 1 11 1 11 1 01 0 0D0D=Q2Q1Q0+Q2Q1+Q2Q0组合逻辑组合逻辑2023-7-16989999用移位寄存器构成序列信号发生器用移位寄存器构成序列信号发生器例：产生一个例：产生一个8 8位的序列信号位的序列信号 00000011000000111 1）位数的选择：）位数的

37、选择：与序列信号长度（状态数）有关：与序列信号长度（状态数）有关：8 8个状态，至个状态，至少少3 3位；位；与序列信号的具体类型有关：如果选与序列信号的具体类型有关：如果选3 3位，则会位，则会出现出现4 4次次000000，选，选4 4位？位？5 5位？位？2 2）设计步骤：）设计步骤：画出状态转换图，填写状态转换表；画出状态转换图，填写状态转换表；解决无效状态：成本最小与风险最小；解决无效状态：成本最小与风险最小；化简得出第一个触发器的激励方程。化简得出第一个触发器的激励方程。例：产生一个例：产生一个8 8位的序列信号位的序列信号 00010111000101112023-7-16991

38、00100序列信号发生器 例：设计一个 110101 序列信号发生器利用触发器利用计数器利用移位寄存器利用通用移位寄存器利用通用移位寄存器7474194194和多路复用器和多路复用器7474151151及合适的非门实现及合适的非门实现01110100010111010001序列发生器。（注意：序列发生器。（注意：74X19474X194的的4 4个输出端都能输出该序列，必须画逻辑个输出端都能输出该序列，必须画逻辑图）图）2023-7-16100101101移位寄存器实现序列检测功能设计一个设计一个110110串行序列检测电路，串行序列检测电路，利用移位寄存器实现利用移位寄存器实现 CLKCLR

39、S1S0LIND QDC QCB QBA QARIN74x194+5VCLOCKRESET_LAZBZ当电路检测到当电路检测到输入输入A A 连续出现连续出现110 110 时，时，输出输出Z Z为为1 1输入输入A A 连续出现连续出现110110，且输入且输入B B为为1 1 时，时，输出输出Z Z为为1 1。2023-7-16101102102移位寄存器实现序列检测功能移位寄存器实现序列检测功能例：用例：用D D触发器构成移位寄存器，加上必要的门电触发器构成移位寄存器，加上必要的门电路设计一个序列信号检测电路，有一个串行输入端路设计一个序列信号检测电路，有一个串行输入端X X和一个输出端

40、和一个输出端Z Z。每当接收到。每当接收到“11010”11010”数据串时，数据串时，输出输出Z=1Z=1，否则，否则Z=0Z=0。画出电路连接图。画出电路连接图。MEALYMEALY型？型？MOOREMOORE型？型？2023-7-16102103103串/并转换源模块源模块Source moduleSource module目的模块目的模块 Destination moduleDestination module控制控制电路电路控制控制电路电路并并-串串转换器转换器串串-并并转换器转换器并行并行数据数据并行并行数据数据串行数据串行数据SYNC同步脉冲同步脉冲2023-7-16103104

41、1042023-7-16104105105并串转换并串转换 CLK CLKINHSH/LDCLRSERABCDEFGH QH74x166D7D6D5D4D3D2D1D0并行数据并行数据 SDATACLOCKCLOCKSYNCSYNC CLKCLRLDENPENTA QAB QBC QCD QD RCO163 CLKCLRLDENPENTA QAB QBC QCD QD RCO163计计数数低低位位计计数数高高位位时时隙隙数数位位数数RESET_L到到目目标标+5V2023-7-16105106106 CLKCLRSERASERB74x164QAQBQCQDQEQFQGQHSDATACLOCK

42、CLKCLRLDENPENTA QAB QBC QCD QD RCO163 CLKCLRLDENPENTA QAB QBC QCD QD RCO163SYNCSYNC+5V CLKEN1D 1Q2D 2Q3D 3Q4D 4Q5D 5Q6D 6Q7D 7Q8D 8Q74x377并行并行数据数据位数位数+5V+5V串并转换串并转换2023-7-161061071078.6 Iterative versus Sequential CircuitsPICI COPOCLK寄存器寄存器CLOCKPIjPOj空间与时间的折衷空间与时间的折衷利用寄存器保存中间数据，将组合电路中的利用寄存器保存中间数据，将组

43、合电路中的n n次迭代用次迭代用1 1个个模块的模块的n n次使用代替，在次使用代替，在n n个时钟周期中完成（每个时钟周个时钟周期中完成（每个时钟周期进行一次迭代）；期进行一次迭代）；电路结构简化，成本电路结构简化，成本降低。降低。2023-7-16107108108串行比较：2个连续4位数相等比较；利用D触发器暂存低位比较结果；8.6 Iterative versus Sequential Circuits2023-7-16108109109 串行相加：2个连续4位数相加，利用D触发器暂存进位数据8.6 Iterative versus Sequential Circuits2023-7-

44、16109110110同步设计中的其他问题8.7 Synchronous Design Methodology同步系统同步系统 分解分解 模块结构模块结构数据单元数据单元 +控制单元控制单元data unitdata unitcontrol unitcontrol unit寄存器、计数器、存储器寄存器、计数器、存储器产生控制信号（状态机）产生控制信号（状态机）2023-7-16110111111Synchronous System StructureSynchronous System Structure命令命令控制控制控制控制控制控制数据输入数据输入数据输出数据输出输输 入入输输 出出数据单

45、元数据单元data unit控制单元控制单元control unitcontrol unit（状态机）（状态机）时钟时钟条件条件2023-7-161111121128.8 同步设计中的障碍竞争和冒险可以不考虑Clock Skew(时钟偏移)同步设计中的其他问题2023-7-161121131138.8 8.8 同步设计中的障碍同步设计中的障碍竞争和冒险可以不考虑竞争和冒险可以不考虑Clock Skew(Clock Skew(时钟偏移时钟偏移)原因：原因：时钟信号通过的路径长度不同，驱动的负载不同；时钟信号通过的路径长度不同，驱动的负载不同；结果：结果：各触发器状态变化时刻不一致。各触发器状态变化时刻不一致。解决方案：解决方案：尽量让时钟信号通过同样的门延迟；尽量让时钟信号通过同样的门延迟；尽量平均分配时钟信号的负载；尽量平均分配时钟信号的负载；采用树状结构安排时钟线路；采用树状结构安排时钟线路；同步设计中的其他问题同步设计中的其他问题2023-7-16113114114作 业8.58.55 58.8.57578.8.58582023-7-16114115115作 业8.138.138.148.148.278.278.358.352023-7-16115116116作 业 7.21(d)7.442023-7-16