《微机原理与接口技术》课件第5章.pptx

1、第5章 微处理器总线时序和系统总线第5章 微处理器总线时序和系统总线5.1 微处理器性能指微处理器性能指标标5.2 微处理器总线及配微处理器总线及配置置5.3 8086微处理器的基本时微处理器的基本时序序5.4 系统总系统总线线习题习题5第5章 微处理器总线时序和系统总线5.1 微处理器性能指标微处理器性能指标中央处理器CPU(Central Processing Unit)是整个微机系统的核心，从雏形出现到发展壮大的今天，由于制造技术越来越先进，因此集成度越来越高，内部的晶体管数已达到几千万个。虽然从最初的CPU发展到现在，其晶体管数增加了几千倍，但是CPU的内部结构仍然可分为控制单元、逻辑

2、单元和存储单元三大部分。CPU的性能大致上反映了它所配置的微机的性能，因此它的性能指标十分重要。第5章 微处理器总线时序和系统总线1.字长字长(Word)所谓字长，即处理器一次性加工运算二进制数的最大位数。字长是处理器性能指标的主要量度之一，它与计算机其他性能指标(如内存最大容量、文件的最大长度、数据在计算机内部的传输速度、计算机处理速度和精度等)有着十分密切的关系。字长是计算机系统体系结构、操作系统结构和应用软件设计的基础，也是决定计算机系统综合性能的核心指标。第5章 微处理器总线时序和系统总线2.主频主频(CPU Clock Speed)主频也就是CPU内核工作的时钟频率。通常所说的某某C

3、PU是多少兆赫的，而这个多少兆赫就是“CPU的主频”。主频越高，CPU的运算速度就越快。但主频不等于处理器一秒钟执行的指令条数，因为一条指令的执行可能需要多个时钟周期。对于CPU在有兼容性的前提下，主要看其速度，而主频越高，字节越长，CPU速度就越快。第5章 微处理器总线时序和系统总线3.内存总线速度与扩展总线速度内存总线速度与扩展总线速度(Memory Bus Speed/Expansion Bus Speed)内存总线速度一般等同于CPU的外频，外频是指CPU与二级(L2)高速缓存以及内存之间的通信速度。内存总线的速度对整个系统性能来说很重要，由于内存的发展速度滞后于CPU的发展速度，为了

4、缓解内存带来的瓶颈，开发了二级(L2)缓存，来协调两者之间的差异，内存总线速度就是指CPU与二级高速缓存以及内存之间的工作频率。扩展总线速度指的是安装在微机系统上的局部总线的速度，如VESA或PCI总线接口卡的工作速度，它们是CPU联系外部设备的桥梁。第5章 微处理器总线时序和系统总线4.工作电压工作电压(Supply Voltage)工作电压指的是CPU正常工作所需的电压。早期CPU(286486)的工作电压一般为5V，随着CPU主频的提高，CPU的工作电压有逐步下降的趋势，以解决发热过高的问题。5.地址总线宽度地址总线宽度(Address Bus，AB)地址总线宽度决定了CPU可以访问的物

5、理地址空间，对于486以上的微机系统，地址总线的宽度为32位，最多可以直接访问4096 MB(4 GB)的物理空间甚至更大。第5章 微处理器总线时序和系统总线6.数据总线宽度数据总线宽度(Data Bus，DB)数据总线宽度负责整个系统数据流量的大小，它决定了CPU与二级高速缓存、内存以及输入/输出设备之间一次数据传输的信息量。7.内置协处理器内置协处理器内置协处理器指含有内置协处理器的CPU，可以加快特定类型的数值计算，尤其是可以增强浮点运算功能并提高运算速度，某些需要进行复杂计算的软件系统(如高版本的AutoCAD)就需要协处理器的支持。第5章 微处理器总线时序和系统总线8.流水线技术、超

6、标量流水线技术、超标量流水线(PipeLine)是Intel首次在486芯片中开始使用的技术。流水线的工作方式就像工业生产上的装配流水线。在CPU中由56个不同功能的电路单元组成一条指令处理流水线，然后将一条X86指令分成56步后再由这些电路单元分别执行，这样就能实现在一个CPU时钟周期完成一条指令，因此提高了CPU的运算速度。超流水线是指CPU内部的流水线超过通常的56步以上，例如，Pentium Pro的流水线就长达14步。将流水线的步(级)数设计得越多，其完成一条指令的速度就越快，因此才能适应工作主频更高的CPU。第5章 微处理器总线时序和系统总线超标量是指在一个时钟周期内CPU可以执行

7、一条以上的指令。只有Pentium级以上的CPU才具有这种超标量结构，这是因为现代的CPU越来越多地采用了RISC技术。486以下的CPU属于低标量结构，即在这类CPU内执行一条指令至少需要一个或一个以上的时钟周期。第5章 微处理器总线时序和系统总线9.高速缓存高速缓存(Cache)高速缓存分内置和外置两种，用来解决CPU与内存之间传输速度匹配的问题。内置的L1高速缓存的容量和结构对CPU的性能影响较大，容量越大，性能也就相对提高。不过高速缓冲存储器均由静态RAM组成，结构较复杂，在CPU管芯面积不能太大的情况下，高速缓存的容量不可能做得太大。第5章 微处理器总线时序和系统总线10回写技术回写

8、技术采用回写(Write Back)结构的高速缓存，它对读和写操作均有效，速度较快。而采用写通(Write Through)结构的高速缓存，仅对读操作有效。在486以上的计算机中基本采用了回写式高速缓存。第5章 微处理器总线时序和系统总线11多线程与多核心技术多线程与多核心技术多线程(Simultaneous multithreading)技术，简称SMT。SMT可通过复制处理器上的结构状态，让同一个处理器上的多个线程同步执行并共享处理器的执行资源，可最大限度地实现超标量处理，提高处理器运算部件的利用率，缓和由于数据相关或Cache未命中带来的访问内存延时。多核心亦指单芯片多处理器(Chip

9、multiprocessors，简称CMP)的处理器。CMP是由美国斯坦福大学提出的，其思想是将大规模并行处理器中的SMP(对称多处理器)集成到同一芯片内，各个处理器并行执行不同的进程。第5章 微处理器总线时序和系统总线5.2 微处理器总线及配置微处理器总线及配置5.2.1 Intel 8086微处理器的引脚功能微处理器的引脚功能8086微处理器是Intel公司的第三代微处理器，它的字长16位，采用40条引脚的DIP(双列直插)封装。时钟频率有三种：5MHz(8086)、8 MHz(8086-1)和10 MHz(8086-2)。8086的引脚如图5.1所示。第5章 微处理器总线时序和系统总线图

10、5.1 8086引脚第5章 微处理器总线时序和系统总线8086的40条引脚信号按功能可分为四部分，即地址总线、数据总线、控制总线以及其他(时钟与电源)。8086微处理器的引脚信号定义见表5-1。第5章 微处理器总线时序和系统总线第5章 微处理器总线时序和系统总线第5章 微处理器总线时序和系统总线1.地址总线和数据总线地址总线和数据总线 (1)数据总线用来在CPU与内存储器(或I/O设备)之间交换信息，为双向、三态信号。地址总线由CPU发出，用来确定CPU要访问的内存单元(或I/O端口)的地址信号，为输出、三态信号。(2)AD15AD0为地址/数据总线。这16条信号线是分时复用的双重总线，在每个

11、总线周期(T1)开始时，用作地址总线的16位(AD15AD0)给出内存单元(或I/O端口)的地址；其他时间为数据总线，用于数据传输。第5章 微处理器总线时序和系统总线(3)A19A16/S6S3为地址/状态总线。这4条信号线也是分时复用的双重总线，在每个总线周期(T1)开始时，用作地址总线的高4位(A19A16)，在存储器操作中为高4位地址，在I/O操作中，这4位置“0”(低电平)。在总线周期的其余时间，这4条信号线指示CPU的状态信息。在4位状态信息中，S6恒为低电平；S5反映标志寄存器中中断允许寄存器IF的当前值；S4、S3表示正在使用哪个段寄存器，其编码见表5-2。第5章 微处理器总线时

12、序和系统总线第5章 微处理器总线时序和系统总线(4)8086的20条地址线访问存储器时可寻址1MB的内存单元；访问外部设备时，只用16条地址A15A0，可寻址64K个I/O端口。(5)/S7为总线高允许/状态S7信号(输出三态)。这也是分时复用的双重总线，在总线周期开始的T1周期，作为16位总线高字节部分允许信号，低电平有效。当为低电平时，把读/写的8位数据与AD15AD8连通。该信号与A0(地址信号最低位)结合以决定数据字是高字节工作还是低字节工作。在总线周期的其他T周期，该引脚输出状态信号S7。在DMA方式下，该引脚为高阻态。iBHEBHE第5章 微处理器总线时序和系统总线 在8086的控

13、制总线中，有一部分总线的功能与工作方式无关，而另一部分总线的功能随工作方式不同而不同(即一条信号线有两种功能)，现分别叙述。1)受MN/MX影响的信号线(最大方式信号)(1)S2、S1、S0总线周期状态信号(三态、输出)。它们表示8086外部总线周期的操作类型，送到系统中的总线控制器为8288。8288根据这三个状态信号，产生存储器读/写命令、I/O端口读/写命令以及中断响应信号，S2、S1、S0的译码表如表5-4所示。第5章 微处理器总线时序和系统总线第5章 微处理器总线时序和系统总线 在总线周期的T4期间，S2、S1、S0的任何变化，都指示一个总线周期的开始，而在T3期间(或Tw等待周期期

14、间)返回无效状态，表示一个总线周期的结束。在DMA(直接存储器存取)方式下，S2、S1、S0处于高阻状态。在最小方式下，S2、S1、S0三引脚分别为M/IO、DT/R和DEN。M/IO是存储器与输入/输出端口的控制信号(输出、三态)，用于区分CPU是访问存储器(M/IO=1)，还是访问I/O端口(M/IO=0)。DT/R为数据发送/接收信号(输出、三态)，用于指示CPU是进行写操作(DT/R=1)还是读操作(DT/R=0)。DEN为数据允许信号(输出、三态)，在CPU访问存储器或I/O端口的总线周期的后一段时间内，该信号有效，用作系统中总线收发器的允许控制信号。第5章 微处理器总线时序和系统总

15、线 (2)RQ/GT0、RQ/GT1请求/允许总线访问控制信号(双向)。这两种信号线是为多处理机应用而设计的，用于对总线控制权的请求和应答，其特点是请求和允许功能由一根信号线来实现。总线访问的请求/允许时序分为三个阶段，即请求、允许和释放。首先是协处理器向8086输出RQ请求使用总线，然后在CPU(8086)的T4或下一个总线周期的T1时期，CPU输出一个宽度为一个时钟周期的脉冲信号GT给请求总线的协处理器，作为总线响应信号，从下一个时钟周期开始，CPU释放总线。当协处理器使用总线结束时，再给出一个宽度为一个时钟周期的脉冲信号RQ给CPU，表示总线使用结束，从下一个时钟周期开始，CPU又控制总

16、线。第5章 微处理器总线时序和系统总线 两条控制线可以同时接两个协处理器，规定RQ/GT0的优先级高。在最小方式下，RQ/GT0和RQ/GT0二引脚分别为HLDA。HOLD为保持请求信号(输入)，当外部逻辑把HOLD引脚置为高电平时，8086在完成当前总线周期以后进入HOLD(保持)状态，让出总线控制权。HLDA为保持响应信号(输出)，这是CPU对HOLD信号的响应信号，它对HOLD信号作出响应，使HLDA输出高电平。当HLDA信号有效时，8086的三态信号线全部处于高阻态(即三态)，使外部逻辑可以控制总线。第5章 微处理器总线时序和系统总线(3)QS1、QS0指令队列状态信号(输出)。用于指

17、示8086内部BIU中指令队列的状态，以便让外部协处理器进行跟踪。QS1、QS0的编码状态如表5-4所示。第5章 微处理器总线时序和系统总线 在最小方式下，QS1、QS0二引脚分别为INTA和ALE。ALE为地址锁存允许信号(输出)，这是8086 CPU在总线周期的第一个时钟周期内发出的正脉冲信号，其下降沿用来把地址/数据总线(AD15AD0)以及地址/状态总线(A19A16/S6S3)中的地址信息锁住并存入地址锁存器中。INTA为中断响应信号(输出、三态)，当8086 CPU响应来自INTR引脚的可屏蔽中断请求时，在中断响应周期内，INTA变为低电平。第5章 微处理器总线时序和系统总线 (4

18、)LOCK总线优先权锁定信号(输出、三态)。该信号用来封锁外部处理器的总线请求，当输出低电平时，外部处理器不能控制总线，LOCK信号是否有效，由指令在程序中设置。若一条指令加上前缀指令LOCK，则8086在执行该指令期间，LOCK线输出低电平并保持到指令执行结束，以防止在这条指令在执行过程中被外部处理器的总线请求所打断。在保持响应期间，LOCK线为高阻态。INTA在最小方式下，LOCK引脚为WR信号。WR为写控制信号(输出，三态)，当8086 CPU对存储器或I/O端口进行写操作时，WR为低电平。第5章 微处理器总线时序和系统总线 2)不受MN/MX影响的控制总线(公共总线)下面这些控制信号是

19、不受工作方式影响的公共总线。(1)RD读控制信号(三态、输出)。RD信号为低电平时，表示8086 CPU执行读操作。在DMA方式时RD处于高阻态。(2)READY等待状态控制信号，又称准备就绪信号(输入)。当被访问的部件无法在8086 CPU规定的时间内完成数据传送时，应由该部件向8086 CPU发出READY=0(低电平)，使8086 CPU处于等待状态，插入一个或几个等待周期T，当被访问的部件完成数据传输时，被访问的部件将使READY=1(高电平)，8086 CPU继续运行。第5章 微处理器总线时序和系统总线 (3)INTR中断请求信号(输入)。该引脚提供可屏蔽中断请求信号，为电平触发信号

20、。在每条指令的最后一个时钟周期，8086 CPU将采样该引脚信号，若INTR为高电平，同时8086 CPU的IP(中断允许标志)为“1”，则8086 CPU将执行中断响应，并且把控制转移到相应的中断服务程序。如果IF=“0”，则8086不响应该中断请求，继续执行下一条指令。INTR信号可由软件将CPU内部的IP复位而加以屏蔽。(4)NMI不可屏蔽中断请求信号(输入)。上升沿触发信号，不能用软件加以屏蔽。当NMI从低电平变为高电平时，该信号有效，8086 CPU在完成当前指令后，把控制转移到不可屏蔽中断服务程序。第5章 微处理器总线时序和系统总线 (5)TEST等待测试控制信号(输入)。在WAI

21、T(等待)指令期间，8086 CPU每隔5个时钟周期对TEST引脚采样。若TEST为高电平，则8086 CPU循环于等待状态，若TEST为低电平，则8086 CPU脱离等待状态，继续执行后续指令。(6)RESET复位信号(输入)。当RESET为高电平时，系统处于复位状态，8086 CPU停止正在运行的操作，把内部的标志寄存器FR、段寄存器、指令指针IP以及指令队列复位到初始化状态。注意，代码段寄存器CS的初始化状态为FFFFH。第5章 微处理器总线时序和系统总线3.其他信号其他信号(1)CLK时钟信号(输入)。该信号为8086 CPU提供基本的定时脉冲，其占空比为1 3(高电平持续时间：重复周

22、期=1 3)，以提供最佳的内部定时。(2)VCC电源(输入)。要求接上正电压(+5V10%)。(3)GND地线。两条接地线。第5章 微处理器总线时序和系统总线4.8088引脚与引脚与8086引脚的不同之处引脚的不同之处8088微处理器是一种准16位处理器，其内部结构基本上与8086相同，且有着相同的内部寄存器和指令系统，在软件上是完全兼容的。但是，8086 CPU的指令预取队列为6个字节，而8088 CPU只有4个字节。8088的引脚信号也与8086基本相同，只是如下引脚的功能有所不同。8088的引脚安排如图5.2所示。第5章 微处理器总线时序和系统总线图5.2 8088引脚第5章 微处理器总

23、线时序和系统总线(1)8086 CPU的AD15AD0为地址/数据双向分时复用的，而8088 CPU只有AD7AD0，为地址、数据双向分时复用的，A15A8仅用于输出地址信号。在16位数据操作时，8086只需一个总线周期就可完成，8088则需要两个总线周期来完成，因此8088的速度较8086要慢些。(2)8086的引脚28为M/，即CPU访问内存时该引脚输出高电平，访问接口时则输出低电平。对于8088而言，该引脚的状态正好相反，变为IO/。IOM第5章 微处理器总线时序和系统总线(3)8088中无/S7信号，该引脚为SS0状态信号线。该引脚在最大方式下保持高电平，在最小方式下等效于最大方式下S

24、0的作用，SS0与IO/、DT/组合以确定当前的总线周期，IO/、DT/与SS0的编码如表5-5所示。BHEMRMR第5章 微处理器总线时序和系统总线第5章 微处理器总线时序和系统总线5.2.2 8086微处理器的系统配置微处理器的系统配置8086微处理器有两种工作方式，下面讨论在这两种工作方式下系统的基本配置。1.最小方式下的系统配置最小方式下的系统配置当8086 CPU的MN/引脚接+5V电源时，8086 CPU工作于最小方式，用于构成小型的单处理机系统，图5.3为最小方式下8086系统配置图。在图5.3所示的8086系统中，除8086 CPU、存储器和I/O接口电路外，还有三部分支持系统

25、工作的器件时钟发生器、地址锁存器和数据收发器。第5章 微处理器总线时序和系统总线图5.3 最小方式下8086系统配置第5章 微处理器总线时序和系统总线1)时钟发生器8284A8284A是用于8086(或8088)系统的时钟发生器/驱动器芯片，它为8086(或8088)以及其他外设芯片提供所需要的时钟信号。8284A的结构框图及引脚图如图5.4所示。由图可见，8284A由三部分电路组成。第5章 微处理器总线时序和系统总线图5.4 8284A的结构框图与引脚第5章 微处理器总线时序和系统总线(1)时钟信号发生器电路提供系统所需要的时钟信号，有两个来源：一个是在x1与x2引脚之间接上晶体，由晶体振荡

26、器产生时钟信号；另一个是由EFI引脚加入的外接振荡信号产生时钟信号，两者由F/端信号控制。F/=0时，表示由外接振荡器产生。如果晶体振荡器的工作频率为14.31818MHz，则该时钟脉冲(OSC)经3分频后得到4.77 MHz的时钟脉冲CLK，即微处理器(如8086)所需的时钟信号(占空比为1 3)。CLK再经2分频后产生外设时钟PCLK，其频率为2.3805 MHz(占空比为1 2)。CC第5章 微处理器总线时序和系统总线(2)复位生成电路是由一个施密特触发器和一个同步触发器组成，输入信号在时钟脉冲下降沿加入D门(同步触发器)的D端，由CLK(8086的时钟信号)同步产生RESET信号(高电

27、平有效)。在PC/XT中，由电源来的PWRGOOD信号经8284延时和同步后产生系统复位信号，使系统初始化。RESRES第5章 微处理器总线时序和系统总线 (3)就绪控制电路有两组输入信号，每一组都有允许信号AEN和设备就绪信号RDY。AEN是低电平有效信号，用以控制其对应的RDY信号是否有效，RDY信号为高电平时，表示已经能正确地完成数据传输。ASYNC输入端规定了就绪信号同步操作的两种方法，当ASYNC为低电平时，对有效的RDY信号提供两级同步，RDY信号变为高电平后，首先在CLK的上升沿上同步到触发器1，然后在CLK的下降沿上同步到触发器2，使READY成为有效(高电平)。RDY信号变为

28、低电平时，将直接在CLK下降沿上同步到触发器2，使READY输出信号无效(低电平)。如果ASYNC为高电平，则RDY输入信号直接与触发器2同步在CLK下降沿上，这种工作方式用于能保证满足RDY建立时间要求的同步设备中。第5章 微处理器总线时序和系统总线 2)总线锁存器和总线收发器 系统配置图中的三片总线锁存器芯片用来锁存地址/数据总线AD15AD0中的地址信息、地址/状态总线A19/S6A16/S3中的地址信息以及BHE/S7中的BHE信息。因为这21位信息仅在总线周期的第一个时钟周期T1出现，所以必须将这些信息在整个总线周期期间保存起来，每片总线锁存器芯片锁存8位信息。常用的总线锁存器芯片有

29、74LS373、741LS273、Intel 8282和8283等。另外两片总线收发器芯片用来对AD15AD0中的数据信息进行缓冲和驱动，并控制数据发送和接收的方向。注意，该芯片必须在8086总线周期的第二个时钟周期T2开始工作，因为T1周期时AD15AD0上输出的是地址信息。常用的总线收发器芯片有：74LS245、Intel 8286和8287等。第5章 微处理器总线时序和系统总线 3)需要说明的问题 在最小方式下，8086 CPU直接产生全部总线控制信号(DT/R、DEN、ALE、M/IO)和命令输出信号(RD、WR或INTA)，并提供请求访问总线的逻辑信号HLDA。当总线主设备(例如，D

30、MA控制器Intel 8257或8237)请求控制权时，通过HOLD请求逻辑使输入到8086 CPU的HOLD信号变为有效(高电平)，如果8086 CPU响应HOLD请求，则8086 CPU输出信号HLDA变为有效(高电平)，以此作为对总线主设备请求的回答。同时使8086 CPU的地址总线、数据总线、BHE信号以及有关的总线控制信号和命令输出信号处于高阻状态。此外，地址锁存器和数据收发器的输出也处于高阻状态。这样，8086 CPU不再控制总线，一直保持到HOLD信号变为无效(低电平)，8086 CPU重新获得总线控制权。第5章 微处理器总线时序和系统总线2.最大方式下的系统配置 当8086 C

31、PU的MN/引脚接地时，8086 CPU工作于最大方式，用于构成多处理机和协处理机系统，图5.5为最大方式下8086系统配置图。同最小方式下8086系统配置图相比较，最大方式系统增加了一片专用的总线控制器芯片8288。MX第5章 微处理器总线时序和系统总线图5.5 最大方式下8086系统配置第5章 微处理器总线时序和系统总线1)总线控制器82888288总线控制器是8086工作在最大方式下构成系统时必不可少的支持芯片，它根据8086在执行指令时提供的总线周期状态信号2、1和0建立控制时序，输出读/写控制命令，可以提供灵活多变的系统配置，以实现最佳的系统性能。8288的结构框图和引脚信号如图5.

32、6所示。第5章 微处理器总线时序和系统总线图5.6 8288结构框图与引脚第5章 微处理器总线时序和系统总线(1)状态译码和命令输出。8288根据8086的总线状态信号确定8086执行何种总线周期，发出相应的命令信号去控制系统中的相关部件。总线周期的状态信号与输出命令的关系见表5-6。第5章 微处理器总线时序和系统总线第5章 微处理器总线时序和系统总线表中，I/O读、写命令以及存储器读、写命令、代替了最小方式中的三条控制线、。而和为超前命令，可在写周期之前就启动写过程，从而能够在一定程度上避免微处理器进入等待状态，这两个超前命令比出现时间早一个时钟周期，在需要提前发出写命令的场合，可以选用这两

33、个超前信号。8288的工作时序见图5.7。IORCIOWCMRDCMWTC第5章 微处理器总线时序和系统总线图5.7 8288工作时序第5章 微处理器总线时序和系统总线 (2)控制逻辑。8288的工作受输入控制信号的控制，这些信号是IOB、AEN、CEN和CLK。IOB为输入/输出总线方式，当IOB=0时，8288处于系统总线方式，总线仲裁逻辑通过向输入端AEN发送低电平表示总线可供使用，在AEN有效(低电平)后115 ns内，8288不发出任何命令，这段时间进行总线切换。在多个处理器使用一组总线的系统中，当I/O设备和存储器都是共享设备时，存储器写命令和I/O写命令都要经过总线仲裁。当IOB

34、=1时，8288处于I/O总线方式工作，在该方式下，所有I/O命令线(IORC、IOWC、AIOWC、INTA)总是有效的，且与AEN的状态无关，但对存储器访问的命令都无效。第5章 微处理器总线时序和系统总线 一旦处理器启动某个I/O命令，8288就利用PDEN和DT/R激活相应的命令线去控制I/O总线收发器。在这种工作方式中，由于没有提供总线仲裁机构，因此不能把I/O命令用来控制系统总线。这种方式允许8288总线控制器去管理两组外部总线，当微处理器要访问I/O总线时，无需等待，而在正常的存储器访问之前，需要一个“总线准备好”的信号(AEN为低电平)。在多处理机系统中，通常用一个处理机专门管理

35、I/O或外设，因而使用IOB方式是很有利的。第5章 微处理器总线时序和系统总线 AEN为地址使能信号，当AEN=1时，8288各种命令无效，呈高阻态；当AEN=0时，对系统总线方式，至少在AEN有效后115 ns，8288才能输出命令，但在I/O总线方式，AEN不起作用，即不影响I/O命令的发出。CEN为命令使能信号，CEN=1，命令有效；CEN=0，各命令和DEN、PDEN等输出都无效。这也是一个为多个8288联合工作而设置的一个协调信号，应使工作的8288的CEN为高电平。CLK为时钟信号。8288产生命令和控制信号输出时，由CLK决定它们的定时关系。通常由微机的系统时钟提供。第5章 微处

36、理器总线时序和系统总线 (3)控制信号发生器。8288总线控制器的输出控制信号为ALE、DEN、DT/R和MCE/PDEN。ALE为地址锁存允许信号，用于将地址选通到地址锁存器。高电平有效，在下降沿锁存。DEN为数据使能信号，DEN为高电平时，接通数据收发器。DT/R为数据发送/接收信号，DT/R=1为发送状态；DT/R=0为接收状态，用来控制数据收发器的传送方向。第5章 微处理器总线时序和系统总线 MCE/PDEN为主设备使能/外设数据允许信号，双重功能。当IOB=0，即工作于系统总线方式时，该引脚为MCE高电平有效时的输出信号。MCE是为配合8259A级联工作而设置的，当8259A级联工作

37、时，在第一个INTA总线周期，由“主8259A”向“从8259A”发出级联地址，在第二个INTA总线周期，由提出中断请求的“从8259A”将中断向量送上地址线。MCE为锁存第一个INTA周期的级联地址锁存信号。当IOB=1，即工作于I/O总线方式时，该引脚为INTA低电平有效时的输出信号，其作用类似于DEN。PDEN是I/O总线上的数据选通信号，DEN是系统总线的数据选通信号。第5章 微处理器总线时序和系统总线 2)时钟发生器、总线锁存器和总线收发器 从图5.5可见，在最大配置中，这三种部件的工作与最小配置相同。3)需要说明的问题 (1)8086 CPU在最小方式下的HOLD和HLDA引脚在最

38、大方式时成为RQ/GT0和/RQ/GT1信号线，这两条引脚通常同8087(协处理器)或8089(I/O处理器)相连接，用于8086与它们之间传送总线请求和总线应答信号。(2)当系统为具有两个以上主CPU的多处理器系统时，必须配上总线仲裁器8289，用来保证系统中的各个处理器同步地进行工作，以实现总线共享。第5章 微处理器总线时序和系统总线5.3 8086微处理器的基本时序微处理器的基本时序1.时序的基本概念时序的基本概念计算机的工作是在时钟脉冲CLK的统一控制下，一个节拍一个节拍地实现的。CPU执行某一个程序之前，先要把程序(已变为可执行的目标程序)放到存储器的某个区域。第5章 微处理器总线时

39、序和系统总线在启动执行后，CPU就发出读指令的命令，存储器接到这个命令后，从指定的地址(在8086中由代码段寄存器CS和指令指针IP给定)读出指令，把它送至CPU的指令寄存器中，然后CPU对读出的指令经过译码器分析之后，发出一系列控制信号，以执行指令规定的全部操作，控制各种信息在系统各部件之间传送。8086 CPU的总线周期至少由4个时钟周期组成，分别以T1、T2、T3和T4表示，如图5.8所示，T又称为状态(State)。第5章 微处理器总线时序和系统总线图5.8 8086 CPU的总线周期第5章 微处理器总线时序和系统总线一个总线周期完成一次数据传输，至少要有传送地址和传送数据两个过程。在

40、第一个时钟周期T1期间，由CPU输出地址，随后的三个T周期(T2、T3和T4)用以传送数据。换言之，数据传送必须在T2T4这三个周期内完成，否则在T4周期后，总线将作另一次操作，开始下一个总线周期。第5章 微处理器总线时序和系统总线 在实际应用中，当一些慢速设备在三个T周期内无法完成数据读/写时，那么在T4后总线就不能被它们所用，会造成系统读/写出错。为此，在总线周期中允许插入等待周期Tw。当被选中进行数据读/写的存储器或外设无法在三个T周期内完成数据读/写时，就由其发出一个请求延长总线周期的信号到8086 CPU的READY引脚，8086 CPU收到该请求后，就在T3与T4之间插入一个等待周

41、期Tw，加入Tw 的个数与外部请求信号的持续时间长短有关，延长的时间Tw 也以时钟周期T为单位，在Tw期间，总线上的状态一直保持不变。第5章 微处理器总线时序和系统总线 如果在一个总线周期后不立即执行下一个总线周期，即总线上无数据传输操作，系统总线处于空闲状态，这时执行空闲周期Ti，Ti 也以时钟周期T为单位，两个总线周期之间插入几个Ti与8086 CPU执行的指令有关。例如，在执行一条乘法指令时，需用124个时钟周期，而其中可能使用总线的时间极少，而且预取队列的填充也不用太多的时间，则加入的Ti可能达到100多个。在空闲周期期间，20条双重总线的高4位A19/S6A16/S3上，8086 C

42、PU仍驱动前一个总线周期的状态信息，而且如果前一个总线周期为写周期，那么，CPU会在总线的低16位AD15AD0上继续驱动数据信息D15D0；如果前一个总线周期为读周期，则在空闲周期中，总线的低16位D15D0处于高阻状态。第5章 微处理器总线时序和系统总线2.基本时序的分析基本时序的分析8086 CPU的操作是在指令译码器输出的电位和外面输入的时钟信号联合作用而产生的各个命令控制下进行的，可分为内操作与外操作两种，内操作控制ALU(算术逻辑单元)进行算术运算，控制寄存器组进行寄存器选择以及判断是送往数据线还是地址线，进行读操作还是写操作等，所有这些操作都在CPU内部进行，用户可以不必关心。C

43、PU的外部操作是系统对CPU的控制或是CPU对系统的控制，用户必须了解这些控制信号以便正确使用。第5章 微处理器总线时序和系统总线8086 CPU的外部操作主要有如下几种：存储器读/写；I/O端口读/写；中断响应；总线保持(最小方式)；总线请求/允许(最大方式)；复位和启动；暂停。第5章 微处理器总线时序和系统总线1)总线读操作当8086 CPU进行存储器或I/O端口读操作时，总线进入读周期，8086的读周期时序如图5.9所示。基本的读周期由4个T周期组成：T1、T2、T3和T4。当所选中的存储器和外设的存取速度较慢时，则在T3和T4之间将插入一个或几个等待周期Tw。第5章 微处理器总线时序和

44、系统总线图5.9 8086读周期时序第5章 微处理器总线时序和系统总线 在8086读周期内，有关总线信号的变化如下：(1)M/IO在整个读周期保持有效，当进行存储器读操作时，M/IO为高电平；当进行I/O端口读操作时，M/IO为低电平。(2)A19/S6A16/S3是在T1期间，输出CPU要读取的存储单元的地址高4位。T2T4期间输出状态信息S6S3。(3)BHE/S7在T1期间输出BHE有效信号(BHEBHE为低电平)，表示高8位数据总线上的信息可以使用，BHE信号通常作为奇地址存储体的选择信号(偶地址存储体的选择信号是最低地址位A0)。T2T4期间输出高电平。第5章 微处理器总线时序和系统

45、总线 (4)ADl5AD0在T1期间输出CPU要读取的存储单元或I/O端口的地址A15A0。T2期间为高阻态，T3T4期间，存储单元或I/O端口将数据送上数据总线。CPU从ADl5AD0上接收数据。(5)ALE：在T1期间地址锁存有效信号，为一正脉冲，系统中的地址锁存器正是利用该脉冲的下降沿来锁存A19/S6A16/S3，ADl5AD0中的20位地址信息以及BHE。(6)RD在T2期间输出低电平，送到被选中的存储器或I/O接口。要注意的是，只有被地址信号选中的存储单元或I/O端口，才会被RD信号从中读出数据(数据送上数据总线ADl5AD0)。第5章 微处理器总线时序和系统总线 (7)DT/R在

46、整个总线周期内保持低电平，表示本总线周期为读周期。在接有数据总线收发器的系统中，用来控制数据传输的方向。(8)DEN在T2T3期间输出有效低电平，表示数据有效。在接有数据总线收发器的系统中，用来实现数据的选通。第5章 微处理器总线时序和系统总线2)总线写操作当8086 CPU进行存储器或I/O接口写操作时，总线进入写周期，8086的写周期时序如图5.10所示。第5章 微处理器总线时序和系统总线图5.10 8086写周期时序第5章 微处理器总线时序和系统总线 总线写操作的时序与读操作时序相似，其不同处在于：(1)ADl5AD0在T2T4期间送上欲输出的数据，而无高阻态。(2)WR在T2T4期间输

47、出有效低电平，该信号送到所有的存储器和I/O接口。要注意的是，只有被地址信号选中的存储单元或I/O端口才会被WR信号写入数据。(3)DT/R在整个总线周期内保持高电平，表示本总线周期为写周期。在接有数据总线收发器的系统中，用来控制数据传输方向。第5章 微处理器总线时序和系统总线3)中断响应操作当8086 CPU的INTR引脚上有一有效电平(高电平)，且标志寄存器中IF=1，则8086 CPU在执行完当前的指令后，响应中断。在响应中断时CPU执行两个中断响应周期，如图5.11所示。第5章 微处理器总线时序和系统总线图5.11 中断响应周期时序第5章 微处理器总线时序和系统总线4)总线保持与响应8

48、086的总线保持/响应时序见图5.12。图5.12 总线保持/响应时序第5章 微处理器总线时序和系统总线5)系统复位8086 CPU的RESET引脚，可以用来启动或再启动系统，当8086在RESET引脚上检测到一个脉冲的上跳沿时，它停止正在进行的所有操作，处于初始化状态，直到RESET信号变低。复位时序如图5.13所示。第5章 微处理器总线时序和系统总线图5.13 复位时序CLKRESET输入内部RESETBUS总线悬浮驱动输出到无效状态第5章 微处理器总线时序和系统总线3.最大方式时序与最小方式时序的区别最大方式时序与最小方式时序的区别最大方式下的总线时序基本上与最小方式相同，其区别有四点。

49、1)控制信号ALE、DEN和DT/R 在最大方式中，ALE、DEN(注意不是DEN)和DT/R由总线控制器8288发出，而最小方式中ALE、DEN和DT/R由8086 CPU直接发出。同时数据允许信号极性相反，一个是高电平有效(DEN，最大方式)，一个是低电平有效(DEN，最小方式)。第5章 微处理器总线时序和系统总线 2)命令信号MRDC、MWTC、AMWC、IORC、IOWC和以及总线周期状态信号S2、S1和S0 由于在最大方式下必须使用总线控制器8288，因此在其时序图中必然出现访问存储器和I/O接口的命令信号：MRDC、MWTC、AMWC、IORC、IOWC和AIOWC，随之，最大方式

50、下的总线周期状态信号2、1和0也必然出现在时序图中。最大方式下的总线读时序和总线写时序如图5.14和图5.15所示。总线周期状态信号S2、S1、S0在T1T3保持规定状态(由总线周期类型定)，在T3T4返回到无效状态(S2=S1=S0=高电平)。第5章 微处理器总线时序和系统总线图5.14 8086读周期时序(最大方式)第5章 微处理器总线时序和系统总线图5.15 8086写周期时序(最大方式)第5章 微处理器总线时序和系统总线3)中断响应时序最大方式下的中断响应时序见图5.16。最大方式下的中断响应时序增加了一个控制信号LOCK。在第一个中断响应周期T2到第二个中断响应周期的T2保持为有效(