计算机组成原理期末考试复习题.doc

1、 1 复习题复习题 一一 选择题选择题 1、若浮点数用补码表示，则判断运算结果是否为规格化数的方法是_C 数符与尾数小数点后第一位数字相异 为规格化数_。 2、 定点 16 位字长的字， 采用 2 的补码形式表示时,一个字所能表示的整数范围是_A -215 + （215 -1） _。 3、某 SRAM 芯片，存储容量为 64K16 位，该芯片的地址线和数据线数目为_ D 16，16 。_。 4、交叉存贮器实质上是一种_A 模块式， _存贮器，它能_并行_执行_多个_独立的读写操作。 5、用某个寄存器中操作数的寻址方式称为_C 寄存器直接_寻址。 6、计算机系统中的存贮器系统是指_ D 主存贮器

2、和外存贮器_。 7、算术 / 逻辑运算单元 74181ALU 可完成_C 16 种算术运算功能和 16 种逻辑运算功能_。 8、存储单元是指_B 存放一个机器字的所有存贮元集合_。 9、变址寻址方式中，操作数的有效地址等于_C 变址寄存器内容加上形式地址（位移量） 10、以下叙述中正确描述的句子是：_D 同一个微周期中，不可以并行执行的微操作叫相斥性微操作_。 11、带有处理器的设备一般称为_A 智能化 _设备。 12、冯诺依曼机工作的基本方式的特点是_ B 按地址访问并顺序执行指令_。 13、在机器数_B 补码 _中，零的表示形式是唯一的。 14、在定点二进制运算器中，减法运算一般通过_D

3、补码运算的二进制加法器_来实现。 15、某计算机字长 32 位，其存储容量为 4MB，若按半字编址，它的寻址范围是_ C 02M _。 16、主存贮器和 CPU 之间增加 cache 的目的是_A 解决 CPU 和主存之间的速度匹配问题_。 17、单地址指令中为了完成两个数的算术运算，除地址码指明的一个操作数外，另一个常需采用_C 隐含寻 址方式 _。 18、同步控制是_C 由统一时序信号控制的方式_。 19、为了便于实现多级中断，保存现场信息最有效的办法是采用_B 堆栈 _。 20、下面浮点运算器的描述中正确的句子是：_ C. 阶码部件只进行阶码相加、相减和比较操作_。 21、双端口存储器在

4、_ D. 左端口与右端口的数据码相同_情况下会发生读/写冲突。 22、寄存器间接寻址方式中，操作数处在_B. 主存单元_。 23、微程序控制器中，机器指令与微指令的关系是_ B. 每一条机器指令由一段微指令编写的微程序来解 释执行_。 24、程序控制类指令的功能是_D 改变程序执行顺序 _。 25、具有自同步能力的记录方式是_ D MFM_。 26、完整的计算机系统应包括_ D 配套的硬件设备和软件系统 ；_。 27、某机字长 32 位，存储容量为 1MB，若按字编址，它的寻址范围是_C 0256K _。 28、指令周期是指_ C CPU 从主存取出一条指令加上 CPU 执行这条指令的时间 ；

5、_。 29、在_ A 单总线_的微型计算机系统中，外设可和主存贮器单元统一编址 ，因此可以不使用 I / O 指令。 30、在微型机系统中，外围设备通过_ A 适配器 _与主板的系统总线相连接。 31、已知 X 为整数，且X补 = 10011011，则 X 的十进制数值是_ B 101 _。 32、贮存器是计算机系统的记忆设备，它主要用来_C 存放数据和程序 _。 33、指令系统采用不同寻址方式的目的是_B 缩短指令长度，扩大寻址空间，提高编程灵活性；_。 34、在 CPU 中跟踪指令后继地址的寄存器是_B 程序计数器 _。 35、系统总线地址线的功能是_ D 指定主存和 I / O 设备接口

6、电路的地址；_。 36、某寄存器中的值有时是地址，因此只有计算机的_ C 指令_才能识别它。 37 在定点运算器中，无论采用双符号位还是单符号位，必须有_ C 溢出判断电路_，它一般用_异或门 _来实现。 38、采用虚拟存贮器的主要目的是_B 扩大主存贮器的存贮空间，并能进行自动管理和调度 ；_。 39、算术右移指令执行的操作是_B 符号位不变，并顺次右移 1 位；_。 40、双端口存储器所以能高速进行读 / 写，是因为采用_B 两套相互独立的读写电路 _。 2 二、填空题二、填空题 1、 一个较完善的指令系统应包含 A. _类指令，B. _类指令，C. _类指令，程序控制类指令，I/O 类指

7、令， 字符串类指令，系统控制类指令。 2、 硬布线器的设计方法是：先画出 A. _流程图，再利用 B. _写出综合逻辑表达式，然后用 C. _等器件实 现。 3、当代流行的标准总线内部结构包含 A. _总线，B. _总线，C. _总线，公用总线。 4、磁表面存储器主要技术指标有 A._，B. _，C. _，数据传输率。 5、DMA 控制器按其 A. _结构，分为 B. _型和 C. _型两种。 6、存储 A._并按 B._顺序执行，这是 C._型计算机的工作原理。 7、移码表示法主要用于表示 A._数的阶码 E，以利于比较两个 B._的大小和 C._操作。 8、微程序设计技术是利用 A._方法

8、设计 B._的一门技术。具有规整性、可维护性、C ._等一系列优点。 9、衡量总线性能的重要指标是 A._，它定义为总线本身所能达到的最高 B._。 10、DMA 技术的出现使得 A. _可通过 B. _直接访问 C. _。 11、在计算机术语中，将运算器和控制器合在一起称为 A. _，而将 B. _和存储器合在一起称为 C. _。 12、数的真值变成机器码可采用 A. _表示法，B. _表示法，C._表示法，移码表示法。 13、广泛使用的 A. _和 B. _都是半导体随机读写存储器。前者的速度比后者快，但 C. _不如后者高。 14、CPU 从 A. _取出一条指令并执行这条指令的时间和称

9、为 B. _。由于各种指令的操作功能不同，各种指令的指 令周期是 C. _。 15、微型机算计机的标准总线从 16 位的 A. _总线，发展到 32 位的 B. _总线和 C. _总线，又进一步发展到 64 位的 PCI 总线。 16 中断处理过程可以 A. _进行。B. _的设备可以中断 C. _的中断服务程序。 17、一个定点数由 A. _和 B. _两部分组成。根据小数点位置不同，定点数有 C. _和纯整数之分。 3 18、对存储器的要求是 A. _，B. _，C. _。为了解决这三方面的矛盾计算机采用多级存储体系结构。 19、当今的 CPU 芯片除了包括定点运算器和控制器外，还包括 A

10、. _，B. _运算器和 C. _管理等部件。 20、总线是构成计算机系统的 A. _，是多个 B. _部件之间进行数据传送的 C. _通道 21、每一种外设都是在它自己的 A。_控制下进行工作，而 A 则通过 B. _和 C. _相连并受 C 控制。 22、在计算机系统中，CPU 对外围设备的管理除程序查询方式、程序中断方式外，还 有 A. _方式，B. _方式，和 C. _方式。 23、Cache 是一种 A. _存储器，是为了解决 CPU 和主存之间 B. _不匹配而采用的一项重要硬件技术。现发展为多 级 cache 体系，C. _分设体系。 24、RISC 指令系统的最大特点是：A.

11、_；B. _;C. _种类少。只有取数 / 存数指令访问存储器。 25、为了解决多个 A. _同时竞争总线 B. _，必须具有 C. _部件。 26、软磁盘和硬磁盘的 A. _原理与 B. _方式基本相同，但在 C. _和性能上存在较大差别。 27、 选择型 DMA 控制器在 A. _可以连接多个设备， 而在 B. _只能允许连接一个设备， 适合于连接 C. _设备。 28、主存与 cache 的地址映射有 A. _、B. _、C. _三种方式。其中组相连方式适度地兼顾了前二者的优点， 又尽量避免其缺点，从灵活性、命中率、硬件投资来说较为理想。 29、计算机的硬件包括 A._，B._，C._，

12、输入输出部分。 30、按 IEEE754 标准，一个浮点数由 A._，阶码 E ，尾数 m 三部分组成。其中阶码 E 的值等于指数的 B._加上一 个固定 C._。 31、存储器的技术指标有 A._，B._，C._，存储器带宽。 32、CPU 中至少有如下六类寄存器，除了 A._寄存器，B._计数器，C._寄存器外，还应有通用寄存器，状态 条件寄存器，数据缓冲寄存器。 33、总线有 A._特性，B._特性，电气特性，C._特性。 34、中断处理需要有中断 A._，中断 B._产生，中断 C._等硬件支持。 35、指令格式中，地址码字段是通过 A._来体现的，因为通过某种方式的变换，可以给出 B

13、._地址。常用的指令 格式有零地址指令、单地址指令、C._三种. 4 36、双端口存储器和多模块交叉存储器属于 A._存储器结构.前者采用 B._技术,后者采用 C._技术. 37、堆栈是一种特殊的 A._寻址方式,它采用 B._原理.按结构不同,分为 C._和存储器堆栈. 38、硬布线控制器的基本思想是:某一微操作控制信号是 A._译码输出,B._信号和 C._信号的逻辑函数. 39、当代流行的标准总线追求与 A._、B._、C._无关的开发标准。 40、 CPU 周期也称为 A._； 一个 CPU 周期包含若干个 B._。 任何一条指令的指令周期至少需要 C._个 CPU 周期。 41、

14、RISC CPU 是克服 CISC 机器缺点的基础上发展起来的， 它具有的三个基本要素是： （1） 一个有限的 A._； （2） CPU 配备大量的 B._； （3） 强调 C._的优化。 42、总线仲裁部件通过采用 A._策略或 B._策略，选择其中一个主设备作为总线的下一次主方，接管 C._。 43、多路型 DMA 控制器不仅在 A._上而且在 B._上可以连接多个设备，适合于连接 C._设备。 44、在计算机系统中，多个系统部件之间信息传送的公共通路称为 A._。就其所传送信息的性质而言，在公共通路上 传送的信息包括数据、B._、C._信息。 45、 设 D 为指令中的形式地址，I 为基

15、址寄存器，PC 为程序计数器。若有效地址 E = （PC）+ D，则为 A._寻址方式； 若 E = （I）+ D ，则为 B._；若为相对间接寻址方式，则有效地址为 C._。 46、在进行浮点加减法运算时，需要完成 A._、尾数求和、B._、合入处理和 C._等步骤。 47、总线定时是总线系统的核心问题之一。为了同步主方、从方的操作，必须制订 A._。通常采用 B._定时和 C._定时两种方式。 48、动态半导体存贮器的刷新一般有 A._、B._和 C._三种方式。 49、存贮器堆栈中，需要一个 A._，它是 CPU 中的一个专用寄存器，指定的 B._就是堆栈的 C._。 50、若 x1 补

16、 = 11001100， x2 原 = 1.0110 ，则数 x1 和 x2的十进制数真值分别是 A._和 B._。 答案： 1.数据传送 算术运算 逻辑运算 2.指令周期 布尔代数 电路触发器 3.数据传送 仲裁 中断同步 4.存储密度 存储容量 平均存储时间 5 5.组成 选择 多路 6.程序 地址 冯诺依曼 7.浮点 阶码 对阶 8.软件 操作控制 灵活性 9.总线宽带 传输速度 10.外围设备 DMA 控制器 主存 11.Cpu cpu 主机 12.原码 补码 反码 13.静态随机存储器 动态随机存储器 前者 14.存储器 指令周期 不同的 15.ISA EISA VESA 16.嵌套

17、 优先级高 优先级低 17.符号位 数值域 纯小数 18.容量大 速度快 成本低 19.Cache 浮点 存储 20.互联机构 系统功能 公共 21.设备控制器 适配器 主机 22.DMA 通道 外围处理机 23.高速缓存 速度 指令 cache 和数据 cache 24.指令条数少 指令长度短 指令格式和寻址方式 25.主设备 控制板的问题 总线仲裁 26.存储 记录 结构 27.物理上 逻辑上 高速 28.全相连 直接相连 主相连 6 29.控制器 运算器 主存 30.符号位 真值 偏移量 31.存储容量 存储时间 存储周期 32.指令 程序 地址 33.物理 功能 时间 34.优先级仲裁

18、 向量 控制逻辑 35.寻址方式 操作数 二地址 36.并行 空间并行 时间并行 37.数据 先进后出 寄存器堆栈 38.指令操作码 时序 状态调节 39.结构 cpu 技术 40.机器周期 时钟周期 2 三、应用题三、应用题 1、某计算机字长 16 位，主存容量为 64K 字，采用单字长单地址指令，共有 64 条指令， 试采用四种寻址方式（间接、直接、基值、相对）设计指令格式。 解：64 条指令需占用操作码字段（OP）6 位，这样指令余下长度为 10 位。为了覆盖主存 64K 字的地址空间，设寻址模式（X）2 位，形式地址（D）8 位，其指令格式如下： 15 10 9 8 7 0 OP X

19、D 寻址模式定义如下： X= 0 0 直接寻址 有效地址 E=D（256 单元） X= 0 1 间接寻址 有效地址 E= (D） （64K） X= 1 0 变址寻址 有效地址 E= (R)D （64K） X= 1 1 相对寻址 有效地址 E=（PC）D （64K） 其中 R 为变址寄存器（16 位） ，PC 为程序计数器（16 位） ，在变址和相对寻址时，位移量 D 可正可负。 2、如图表示使用快表（页表）的虚实地址转换条件，快表存放在相联存贮器中，其中容量为 8 个存贮单元。问： （1）CPU 按虚拟地址 1 去访问主存时，主存的实地址码是多少？ （2）当 CPU 按虚拟地址 2 去访问主存

20、时，主存的实地址码是多少？ （3）当 CPU 按虚拟地址 3 去访问主存时，主存的实地址码是多少？ 7 答： （1） 用虚拟地址为 1 的页号 15 作为快表检索项，查得页号为 15 的页在主存中的起始地址为 80000，故将 80000 与虚拟地址 中的页内地址码 0324 相加，求得主存实地址码为 80324。 （2） 主存实地址码 = 96000 + 0128 = 96128 虚拟地址 3 的页号为 48，当用 48 作检索项在快表中检索时，没有检索到页号为 48 的页面，此时操作系统暂停用户作业程序的执 行，转去执行查页表程序。如该页面在主存中，则将该页号及该页在主存中的起始地址写入主

21、存；如该页面不存在，则操作系统 要将该页面从外存调入主存，然后将页号及其在主存中的起始地址写入快表。 3、画出单机系统中采用的三种总线结构。 答： 三种系统总线结构如图 B2.4： 图图 B2.4 8 4、已知 x = - 0.01111 ，y = +0.11001， 求 x 补 ， -x 补 ， y 补 ， -y 补 ，x + y = ？ ，x y = ？ 解： x 原 = 1.01111 x 补 = 1.10001 所以 ： -x 补 = 0.01111 y 原 = 0.11001 y 补 = 0.11001 所以 ： -y 补 = 1.00111 x 补 11.10001 x 补 11.

22、10001 + y 补 00.11001 + -y 补 11.00111 x + y 补 00.01010 x - y 补 10.11000 所以： x + y = +0.01010 因为符号位相异，结果发生溢出 5、总线的一次信息传送过程大致分哪几个阶段？若采用同步定时协议，请画出 读数据的时序图来说明 .解：分五个阶段：请求总线，总线仲裁，寻址（目的地址） ，信息传送，状态返回（错误报告） 。如图 B3.5 图图 B3.5 6、某总线在一个总线周期中并行传送 4 个字节的数据，假设一个总线周期等于一个总线时钟周期，总线时钟频率为 33MHZ ， 求总线带宽是多少？（2）如果一个总线中并行传

23、送 64 位数据，总线频率升为 66MHZ，求总线带宽是多少？ 解：(1)设总线带宽用 Dr 表示，总线时钟周期用 T = 1/f 表示，一个总线周期传送的数据量用 D 表示，根据定义可得： Dr T / D = D 1/ 4B3310 6/s (2) 64 位，Dr6610 6/s528MB/s 7、磁盘、磁带、打印机三个设备同时工作。磁盘以 20s 的间隔发 DMA 请求，磁带以 30s 的间隔发 DMA 请求，打印机以 120s 的间隔发 DMA 请求，假设 DMA 控制器每完成一次 DMA 传输所需时间为 2 s，画出多路 DMA 控制器工作时空图。 解：答案如图 B4.1 图图 B4

24、.1B4.1 8、图所示为存贮器的地址空间分布图和存贮器的地址译码电路，后者可在 A 组跨接端和 B 组跨接端之间分别进行接线。74LS139 9 是 2 ：4 译码器，使能端 G 接地表示译码器处于正常译码状态。 要求：完成 A 组跨接端与 B 组跨接端内部的正确连接，以便使地址译码电路按图的要求正确寻址。 答：根据图中已知，ROM1的空间地址为 0000H3FFFH，ROM2的地址空间地址为 4000H7FFFH，RAM1的地址空间为 C000HDFFFH，RAM2的地址空间为 E000HFFFFH。 对应上述空间，地址码最高 4 位 A15A12状态如下： 00000011 ROM1 0

25、1000111 ROM2 11001101 RAM1 11101111 RAM2 2 ： 4 译码器对 A15A12两位进行译码， 产生四路输出， 其中 ： y0 = 00 对应 ROM1 ， y1 = 01 对应 ROM2 ， y3 = 11 对应 RAM1 和 RAM2。然后用 A13区分是 RAM1（A13 = 0） 还是 RAM2（A13 = 1） ，此处采用部分译码。 由此，两组端子的连接方法如下： 16， 25， 37， 812， 1114， 93 9、集中式仲裁有几种方式？画出独立请求方式的逻辑图。 答：有三种方式：链式查询方式、计数器定时查询方式、独立请求方式。 独立请求方式结

26、构图如图 B5.4： 图图 B5.4 10、已知某 8 位机的主存采用半导体存贮器，地址码为 18 位，若使用 4K4 位 RAM 芯片组成该机所允许的最大主存空间，并选 用模块条的形式，问： （1） 若每个摸条为 32K8 位，共需几个模块条？ （2） 每个模块内共有多少片 RAM 芯片？ （3） 主存共需多少 RAM 芯片？CPU 如何选择各模块条？ 答： （1）由于主存地址码给定 18 位，所以最大存储空间为 2 18 = 256K，主存的最大 容量为 256KB。现每个模块条的存储容量为 32KB，所以主存共需 256KB / 32KB = 8 块板。 （2） 每个模块条的存储容量为

27、32KB，现使用 4K4 位的 RAM 芯片拼成 4K8 位（共 8 组） ，用地址码的低 12（A0A11）直接接到芯片地址输入端，然后用地址的高 3 位（A14A12）通过 3 ：8 译码器输出 分别接到 8 组芯片的选片端。共有 82 = 16 个 RAM。 （3） 据前面所得，共需 8 个模条，每个模条上有 16 片芯片，故主存共需 816 =128 片 RAM 芯片。 10 11、图是某 SRAM 的写入时序，其中 R / W 是读 、写命令控制线，当 R / W 线为低电平时，存贮器按给定地址把数据线上的数据 答：写入存贮器时时序信号必须同步。通常，当 R / W 线加负脉冲时，地

28、址线和数据线的电平必须是稳定的。当 R / W 线 一 达到逻辑 0 电平时，数据立即被存贮。因此，当 R / W 线 处于低状态时，如果数据线改变数值，那么存贮器将存贮新的数据 。同样，当 R / W 线处于低状态时，地址发生了变化，那么同样的数据将存贮到新的地址（或） 。 正确的写入时序图如下图所示： 图图 B 6.3 12、指令格式如下所示，OP 为操作码字段，试分析指令格式的特点。 15 10 7 4 3 0 解： （1）双字长二地址指令，用于访问存储器。 （2）操作码字段 OP 为 6 位，可以指定 26 = 64 种操作。 （3）一个操作数在源寄存器（共 16 个） ，另一个操作数

29、在存储器中（由基值寄存器 和位移量决定） ，所以是 RS 型指令。 13、试分析图所示写电流波形属于何种记录方式。 答： （1）是调频制（FM） 。 （2）是改进调频制（MFM） 。 （3）是调相制（PE） 。 （4）是调频制（FM） 。 （5）是不归零制（NRZ） 。 （6）是见 1 就翻制（NRZ1） 。 OP 源寄存器 基值寄存器 位移量（16 位） 写入存贮器。请指出图中时序的错误，并画出正确的写入时序。 11 14、已知：x= 0.1011，y = - 0.0101，求 ： 2 1 x补， 4 1 x补， - x 补， 2 1 y补， 4 1 y补， - y 补 。 解： x 补 =

30、 0.1011 ， y 补 = 1.1011 2 1 x 补 = 0.01011 ， 2 1 x 补 = 1.11011 4 1 x 补 = 0.001011 ， 4 1 x 补 = 1.111011 - x 补 = 1.0101 ， - x 补 =0.0101 15、用 16K 1 位的 DRAM 芯片构成 64K 8 位的存贮器。要求： 画出该寄存器组成的逻辑框图。 解： （1）根据题意，存贮器总量为 64KB，故地址线总需 16 位。现使用 16K1 位的动态 RAM 芯片，共需 32 片。芯片本身地址线 占 14 位，所以采用位并联与地址串联相结合的方法来组成整个存贮器，其组成逻辑框图

31、如图 B9.3，其中使用一片 2 ：4 译码器。 步方式刷新，则刷新间隔为 2m / 128 = 15.6s，可取刷新信号周期 15s。 图图 B 9.3B 9.3 16、CPU 结构如图所示，其中有一个累加寄存器 AC，一个状态条件寄存器，各部分之间的连线表示数据通路，箭头表示信息传 送方向。 （1） 标明图中四个寄存器的名称。 （2） 简述指令从主存取到控制器的数据通路。 （3） 简述数据在运算器和主存之间进行存 / 取访问的数据通路。 解： （1） a 为数据缓冲寄存器 DR ，b 为指 令寄存器 IR ，c 为主存地址寄存 器，d 为程序计数器 PC。 （2） 主存 M 缓冲寄存器 D

32、R 指令 寄存器 IR 操作控制器。 (3)存贮器读 ：M DR ALU AC 存贮器写 ：AC DR M 12 17 设某机器的指令长度位 16 位，包括基本操作码 4 位和三个地址字段，每个地址字段长 4 位，其格式为： 15 12 11 8 7 4 3 0 要求采用扩展操作码技术，形成 14 条三地址指令、31 条二地址指令、15 条一地址指令和 16 条零地址指令，共 76 条指令。 请写出扩展方案。 答： 0000 xxxx yyyy zzzz 0001 xxxx yyyy zzzz 14 条三地址指令 1101 xxxx yyyy zzzz 1110 0000 yyyy zzzz

33、31 条二地址指令 1111 1110 yyyy zzzz 1111 1111 0000 zzzz 15 条一地址指令 1111 1111 1110 zzzz 1111 1111 1111 0000 16 条零地址指令 1111 1111 1111 1111 18、某半导体存储器容量 16K8 位，可选 RAM 芯片容量为 4K4 位/片。地址总线为 A15A0（低） ，双向数据线 D7D0（低） ，由 R/W 线控制读写。请设计并画出该存储器逻辑图，注明地址分配、片选逻辑式及片 选信号极性。 答： 1计数芯片 2 片 4K4 位的芯片可扩容至 4K8 位；4 组 4K8 位的芯片可扩展为 1

34、6K8 位；所有要用 8 片 4K4 位的芯 片； 2地址分配 芯片容量 芯片地址 片选结构 片选逻辑 4KB A11A0 CS0 A13A 4KB A11A0 CS1 A13A12 4KB A11A0 CS2 A13A12 4KB A11A0 CS3 A13A12 3片选逻辑 A13 A12 A11 A10 A0 0 0 0 0 0 4K4 4K4 0 0 1 0 1 0 1 0 0 0 4K4 4K4 0 1 1 0 1 1 0 0 0 0 4K4 4K4 1 0 1 0 1 1 1 0 0 0 4K4 4K4 1 1 1 0 1 总容量位 16KB，需 14 位地址，即低 14 位 A1

35、3A0，高两位 A15和 A14恒为 0 4逻辑图 OP A1 A2 A3 13 19、程序中断方式接口电路的基本组成如图所示。请以输入设备为例，说明 I/O 中断处理的全过程。 答案：以输入设备为例， 选中设备后，则 CPU发启动命令，使B=1，D=0； 接口启动设备工作； 设备将数据送DBR； 设备向接口发“设备工作结束”信号，使D=1，B=0； CPU发中断查询信号； 当D=1，且MASK=0时，设备中断触发器INTR置1，设备向CPU提出中断请求。同时，INTR送排队器，进行中断判优； 若CPU允许中断触发器EINT=1，设备又被选中，则进入中断响应阶段，由中断响应信号INTA将排队器

36、输出送至编码器形成向 量地址； 向量地址送至PC； 由向量地址中存放的无条件转移指令可转至中断服务程序入口地址中断服务 中断返回至原程序断点。结束中断处理过程。 14 20、设两个浮点数，X = 2 -0100.110101，Y = 2-001(-0.101011)。其浮点格式为：阶码 4 位，尾数 8 位，且均用双符号位补码 表示。求 X+Y = ？ 答： 21、下图是从实时角度观察到的中断嵌套。试问，这个中断系统可以实现几重 中断？并分析图中所示的中断过程。 答：该中断系统可以实行 5 重中断。中断优先级的顺序是，优先权 1 最高，主程序运行于最低优先权（优先权为 6） 。图中出现 了 4

37、 重中断。中断过程如下所述： 主程序运行到 T1 时刻，响应优先权 4 的中断源的中断请求并进行中断服务；到 T3 时刻，优先权 4 的中断服务还未结束，但又出 现了优先权 3 的中断源的中断请求；暂停优先权 4 的中断服务，而响应优先权 3 的中断。到 T4 时刻，又被优先权 2 的中断源所 中断，直到 T6 时刻，返回优先权 3 的中断服务程序，到 T7 时刻，又被优先权 1 的中断源所中断，到 T8 时刻优先权 1 中断服务 完毕，返回优先权 3 的服务程序，直到 T10 时刻优先权 3 中断服务结束，返回优先权 4 的服务程序，优先权 4 的服务程序运行到 T11 时刻结束，最后返回主程序。图中，优先权 3 的服务程序被中断 2 次，而优先权 5 的中断不产生。 22、将十进制数-54 表示成二进制定点数和浮点数，并写出它在定点机和浮点机中的机器数形式（数值部分取 10 位，阶码部分取 4 位，阶符和数符各取 1 位） 。