ic设计流程工具.docx

上传人(卖家):淡淡的紫竹语嫣 文档编号:2104896 上传时间:2022-02-20 格式:DOCX 页数:4 大小:19.02KB
下载 相关 举报
ic设计流程工具.docx_第1页
第1页 / 共4页
ic设计流程工具.docx_第2页
第2页 / 共4页
ic设计流程工具.docx_第3页
第3页 / 共4页
ic设计流程工具.docx_第4页
第4页 / 共4页
亲,该文档总共4页,全部预览完了,如果喜欢就下载吧!
资源描述

1、数字设计数字设计 icic 芯片流程芯片流程前端设计的主要流程:前端设计的主要流程:1、规格制定芯片规格: 芯片需要达到的具体功能和性能方面的要求2、详细设计就是根据规格要求,实施具体架构,划分模块功能。3、HDL 编码使用硬件描述语言(vhdlVerilog hdl )将功能以代码的形式描述实现。换句话也就是说将实际的硬件电路功能通过HDL 语言描述起来,形成 RTL 代码(使用 cadence 软件)4、仿真验证仿真验证就是检验编码设计的正确性,仿真验证工具 Mentor 公司的 Modelsim,Synopsys 的 VCS,还有 Cadence 的 NC-Verilog 均可以对 RT

2、L 级的代码进行设计验证?(使用 Cadence 或 Modelsim 或Synopsys 的 VCS 等软件)5、STAStatic Timing Analysis(STA) ,静态时序分析,属于验证范畴,它主要是在时序上对电路进行验证,检查电路是否存在建立时间(setup time)和保持时间(hold time)的违例(violation) 。一个寄存器出现这两个时序违例时, 是没有办法正确采样数据和输出数据的,所以以寄存器为基础的数字芯片功能肯定会出现问题。(Synopsys 的 Prime Time)6、形式验证是验证范畴,它是从功能上(STA 是时序上)对综合后的网表进行验证。常用

3、的就是等价性检查方法,以功能验证后的 HDL 设计为参考,对比综合后的网表功能,他们是否在功能上存在等价性。这样做是为了保证在逻辑综合过程中没有改变原先 HDL 描述的电路功能。(形式验证工具有 Synopsys 的 Formality)从设计程度上来讲, 前端设计的结果就是得到了芯片的门级网表电路BackendBackend designdesign flowflow 后端设计流程:后端设计流程:1、DFTDesign ForTest,可测性设计。芯片内部往往都自带测试电路,DFT 的目的就是在设计的时候就考虑将来的测试。DFT 的常见方法就是, 在设计中插入扫描链, 将非扫描单元 (如寄存

4、器) 变为扫描单元。关于 DFT,有些书上有详细介绍,对照图片就好理解一点。(DFT 工具 Synopsys 的 DFT Compiler)2、布局规划(FloorPlan)布局规划就是放置芯片的宏单元模块, 在总体上确定各种功能电路的摆放位置,如 IP 模块,RAM,I/O 引脚等等。布局规划能直接影响芯片最终的面积。(工具为 Synopsys 的 Astro)3、CTSClock Tree Synthesis,时钟综合,简单点说就是时钟的布线。由于时钟信号在数字芯片的全局指挥作用, 它的分布应该是对称式的连到各个寄存器单元, 从而使时钟从同一个时钟源到达各个寄存器时,时钟延迟差异最小。 这

5、也是为什么时钟信号需要单独布线的原因。 CTS工具,(Synopsys 的 Physical Compiler)4、布线(Place & Route)这里的布线是指普通信号布线了,包括各种标准单元(基本逻辑门电路) 之间的走线。 比如我们平常听到的 0.13um 工艺, 或者说 90nm工艺,实际上就是这里金属布线可以达到的最小宽度,从微观上看就是 MOS 管的沟道长度。(工具 Synopsys 的 Astro)5、寄生参数提取由于导线本身存在的电阻,相邻导线之间的互感,耦合电容在芯片内部会产生信号噪声,串扰和反射。这些效应会产生信号完整性问题,导致信号电压波动和变化,如果严重就会导致信号失真

6、错误。提取寄生参数进行再次的分析验证, 分析信号完整性问题是非常重要的。(工具 Synopsys 的 Star-RCXT)6、版图物理验证对完成布线的物理版图进行功能和时序上的验证, 验证项目很多,如 LVS(Layout Vs Schematic)验证,简单说,就是版图与逻辑综合后的门级电路图的对比验证;DRC(Design Rule Checking):设计规则检查,检查连线间距,连线宽度等是否满足工艺要求,ERC(Electrical Rule Checking):电气规则检查,检查短路和开路等电气规则违例;等等。工具为 Synopsys 的 Hercules 实际的后端流程还包括电路功

7、耗分析,以及随着制造工艺不断进步产生的 DFM(可制造性设计)问题。物理版图验证完成也就是整个芯片设计阶段完成。7、 物理版图以 GDSII 的文件格式交给芯片代工厂 (称为 Foundry)在晶圆硅片上做出实际的电路,8、再进行封装和测试。注释:注释:(1)VCS 是编译型 Verilog 模拟器简称 VCS.(2)Design Compiler 为 Synopsys 公司逻辑合成工具,简称 DC(3) IC Compiler 是 Synopsys 新一代布局布线系统(Astro 是前一代布局布线系统).简称 ICC(4)PrimeTime 是针对复杂、百万门芯片进行全芯片、门级静态时序分析

8、的工具。简称 PT.(5)HerculesTM 可以进行层次化的物理层验证,以确保版图与芯片的一致性(6)Star-RCXT 是电子设计自动化(EDA)领域内寄生参数提取解决方案的黄金标准(7)Synopsys 的 LEDA 是一种可编程代码设计规则检查器,它提供全芯片级混合语言(Verilog 和 VHDL)处理能力,从而加快了复杂的 SOC 设计的开发(8) Formality 是一种等效性检测工具, 采用形式验证的技术来判断一个设计的两个版本在功能上是否等效,简称 FM.DRC 要验证的对象是版图,我们的版图一般是通过两种方法得到的。一种是用virtuoso 等版图编辑工具手工绘制。这在模拟设计中较为普遍。另一种是用 Cadence 的 SE等自动布局布线工具(APR)由网表文件自动产生。

展开阅读全文
相关资源
猜你喜欢
相关搜索

当前位置:首页 > 办公、行业 > 待归类文档
版权提示 | 免责声明

1,本文(ic设计流程工具.docx)为本站会员(淡淡的紫竹语嫣)主动上传,163文库仅提供信息存储空间,仅对用户上传内容的表现方式做保护处理,对上载内容本身不做任何修改或编辑。
2,用户下载本文档,所消耗的文币(积分)将全额增加到上传者的账号。
3, 若此文所含内容侵犯了您的版权或隐私,请立即通知163文库(发送邮件至3464097650@qq.com或直接QQ联系客服),我们立即给予删除!


侵权处理QQ:3464097650--上传资料QQ:3464097650

【声明】本站为“文档C2C交易模式”,即用户上传的文档直接卖给(下载)用户,本站只是网络空间服务平台,本站所有原创文档下载所得归上传人所有,如您发现上传作品侵犯了您的版权,请立刻联系我们并提供证据,我们将在3个工作日内予以改正。


163文库-Www.163Wenku.Com |网站地图|