1、时序电路的两个主要部件：组合逻辑电路、存储电路时序电路的两个主要部件：组合逻辑电路、存储电路图图5.2 通用时序电路模型（将组合逻辑功能分为两部分）通用时序电路模型（将组合逻辑功能分为两部分）图图5.3 St和和St+1的时序关系的时序关系O=O=g(I,Sg(I,S) )：称为输出方程：称为输出方程E=E=f(I,Sf(I,S) )：称为驱动方程（或激励方程）：称为驱动方程（或激励方程）S St+1t+1= =f(I,Sf(I,St t) )：称为状态方程：称为状态方程O=(OO=(O0 0,O Om m) )， I=(II=(I0 0,I,In n) )，S=(SS=(S0 0,S Sx
2、x) )，E=(EE=(E0 0,E,Ex x) ) 时序电路的逻辑功能可用这三个方程全面描述。时序电路的逻辑功能可用这三个方程全面描述。S St+1t+1表示存储器的现态，表示存储器的现态，S St t表示存储器的次态。表示存储器的次态。 根据触发器的动作特点不同，时序电路可分为：同步时根据触发器的动作特点不同，时序电路可分为：同步时序电路和异步时序电路。序电路和异步时序电路。E=f(I)St+1=f(St,E,CLK)O=g(St+1)图图5.4 组合逻辑的通用时序模型组合逻辑的通用时序模型图图5.5 时序延迟模型时序延迟模型O=g(I)E=f(St)St+1=f(St,E)O=g(St)
3、简单计数器没有外部输入，状态简单计数器没有外部输入，状态随时钟而变化，输出是状态变量随时钟而变化，输出是状态变量的译码。的译码。E=f(I,St)St+1=f(St,E)O=g(St)E=f(I,St)St+1=f(St,E)O=g(I,St)Moor机和机和Mealy机的区别：输出信号的不同机的区别：输出信号的不同 表表5-1比较了不同类型的时序电路模型。比较了不同类型的时序电路模型。 组合逻辑不需要存储元件，各类时序逻辑都组合逻辑不需要存储元件，各类时序逻辑都需要存储元件。需要存储元件。 时序延迟电路与组合逻辑的相似之处：输出时序延迟电路与组合逻辑的相似之处：输出仅由输入引起。不同之处：时
4、序延迟电路有一个时仅由输入引起。不同之处：时序延迟电路有一个时间延迟，输入数据在时钟的控制下进入存储元件。间延迟，输入数据在时钟的控制下进入存储元件。 同步时序逻辑有时钟控制，异步时序逻辑没同步时序逻辑有时钟控制，异步时序逻辑没有时钟控制。有时钟控制。 触发器：能够存储触发器：能够存储1位二值信号的基本单元电位二值信号的基本单元电路。路。 触发器必须具备两个基本特点触发器必须具备两个基本特点：（：（1）具有两）具有两个能自行保持的稳定状态；（个能自行保持的稳定状态；（2）根据不同的输入）根据不同的输入信号可以置成信号可以置成1或或0状态状态 根据电路结构形式的不同：可分为基本根据电路结构形式的
5、不同：可分为基本RS触触发器（又称发器（又称R-S锁存器）、同步锁存器）、同步RS触发器、主从触触发器、主从触发器和发器和CMOS边沿触发器等边沿触发器等 根据逻辑功能的不同，可分为四类：根据逻辑功能的不同，可分为四类： SR 、JK、D和和T触发器。触发器。 通过真值表（激励表）来描述输入和输出特通过真值表（激励表）来描述输入和输出特性，由激励表可产生触发器的特征方程。性，由激励表可产生触发器的特征方程。 触发器和锁存器：有时可互换使用，但触发触发器和锁存器：有时可互换使用，但触发器需要时钟控制，而锁存器不需要时钟控制，其区器需要时钟控制，而锁存器不需要时钟控制，其区别在于有无触发方式。最简
6、单的二进制存储电路是别在于有无触发方式。最简单的二进制存储电路是锁存器（锁存器（Latch）。）。Clock generator: Periodic train of clock pulsesSRQ Q0 00 11 01 11 0 Set0 1 Reset1 1 DisallowedS R Q QQ Q Hold由与非门组成的锁存器记忆哪个输入最终变为由与非门组成的锁存器记忆哪个输入最终变为0。SRQ Q 锁存器的输入分别称为锁存器的输入分别称为S置位和置位和R复位，当输出端复位，当输出端Q输出为输出为逻辑逻辑1时，触发器或锁存器时，触发器或锁存器“置位置位”；当输出端；当输出端Q输出为逻输
7、出为逻辑辑0时，触发器或锁存器时，触发器或锁存器“复位复位” 。 若若S=0,R=1，则锁存器置位则锁存器置位Q=1，当当S=R=1时，输出时，输出Q保持为保持为1；若；若S=1,R=0，则锁存器复位则锁存器复位Q=0，当当S=1,R=1时，时，输出输出Q保持为保持为0。若。若 S=R=0，则则Q=Q=1，这是非法或不允这是非法或不允许的情况许的情况，当当S=R=1时，触发器的状态难以确定。因此，时，触发器的状态难以确定。因此，在正常工作时输入信号应遵守在正常工作时输入信号应遵守SR=0的约束条件，即不应加的约束条件，即不应加以以S=R=0的输入信号。的输入信号。工作原理：工作原理：接通电源后
8、，在没有输入信号时，接通电源后，在没有输入信号时，R R=S=S=1=1，电路随机处于两稳定状态之一；电路随机处于两稳定状态之一；当当S S=0=0，R R=1=1时，为置时，为置1 1功能或置位；功能或置位；当当S S =1=1，R R=0=0时，为置时，为置0 0功能或复位；功能或复位；当当S S=0=0，R R=0=0时，为不定状态，应禁止出现。时，为不定状态，应禁止出现。0001011011RS Qn001110Qn+1=S+RQnS+R=1Characteristic Equation 触发器新的状态触发器新的状态Qn+1（也称为次态）不仅与输入状态有关，也称为次态）不仅与输入状态有
9、关，而且与触发器原来的状态而且与触发器原来的状态Qn（也叫初态）有关也叫初态）有关 。 触发器的特性表（或功能表）：含有状态变量触发器的特性表（或功能表）：含有状态变量Qn的真值表的真值表Truth table0 0 0 11 1 0 01 0 1 11 0 0 10 1 1 00 1 0 00 0 1 11 1 1 1R S Qn Qn+1FunctionDisallowedDisallowedResetResetSetSetHoldHold0 00 11 01 10 1 ReSet1 0 SetQ Q HoldS R Q Q0 0 Disallowed由或非门组成的锁存器记忆哪个输入最终变
10、为由或非门组成的锁存器记忆哪个输入最终变为1SRQ QQn+1=S+RQnSR=0Characteristic EquationSQQRSR 选通选通SR锁存器：带使能输入锁存器：带使能输入EN的选通锁存器（的选通锁存器（带时钟信带时钟信号的号的SR锁存器，也可称为同步锁存器，也可称为同步SR触发器触发器），），EN输入端连接输入端连接到两个与非门输入端，在输出发生变化之前到两个与非门输入端，在输出发生变化之前EN必须是有效必须是有效的，即的，即EN=1。如果。如果EN不是不是1，当，当S、R输入发生变化时，电输入发生变化时，电路的输出路的输出Q不发生变化。（不发生变化。（P186，图，图5-
11、125-14） 选通选通SR锁存器的特征方程：锁存器的特征方程：Qt+1=S+RQt 使能控制：可以是正电平触发，也可以是负电平触发。图使能控制：可以是正电平触发，也可以是负电平触发。图5-15是负电平触发的使能是负电平触发的使能SR锁存器。锁存器。 所有与非门锁存器和或非门锁存器，无论是否带有选通控所有与非门锁存器和或非门锁存器，无论是否带有选通控制，都有不确定或无定义的情况。制，都有不确定或无定义的情况。Qn+1=S+RQnSR=0Characteristic Equation：holdholdCPRSQQ 工作特点：在工作特点：在EN1的全部时间里，的全部时间里，S、R的变的变化都会引起
12、触发器输出端的变化。因此，如果在化都会引起触发器输出端的变化。因此，如果在EN1时输入信号多次发生变化，则触发器也会产时输入信号多次发生变化，则触发器也会产生多次翻转，这就降低了电路的抗干扰能力。生多次翻转，这就降低了电路的抗干扰能力。 为了消除为了消除RS触发器中不期望的不确定状态，就触发器中不期望的不确定状态，就要确保输入信号要确保输入信号R和和S不要同时为不要同时为1。D锁存器可以锁存器可以做到这点。做到这点。 Qn+1=S+RQn=D+DQn=DCharacteristic Equation： D锁存器或者数据锁存器：输入端的锁存器或者数据锁存器：输入端的D是唯一的是唯一的数据激励输入
13、，数据激励输入，C是使能输入，是一种单输入锁存器是使能输入，是一种单输入锁存器。当使能端有效时，输出。当使能端有效时，输出Q随输入随输入D而变化（当而变化（当D=1时，时，Q=1；当；当D=0时，时，Q=0）。当使能端无效时，输）。当使能端无效时，输出出Q保持其前一状态。（保持其前一状态。（P188，图，图5-17，5-18） SN74LS75是一个四是一个四D锁存器电路，见图锁存器电路，见图5-19。CPDQ J-K选通锁存器没有不确定的输入组合，选通锁存器没有不确定的输入组合，S-R锁存锁存器则有。器则有。J-K选通锁存器的选通锁存器的J输入端相当于输入端相当于S端，端，K输输入端相当于入
14、端相当于R端，见图端，见图5-20（注意它与选通注意它与选通SR锁存锁存器的逻辑图的区别）。器的逻辑图的区别）。 在在J-K选通锁存器中会导致电路状态翻转（抖选通锁存器中会导致电路状态翻转（抖动），解决的措施：边沿触发的动），解决的措施：边沿触发的J-K触发器。触发器。So : Qn+1=S+RQn=JQn+(KQn) Qn= JQn+K QnQn+1=JQn+KQnS+R=(JQn)+(KQn)=J+Qn+K+Qn=1When EN=1 R=(KQn) S=(JQn)CPJKQQSee Figure 5.21 设计主从触发器的目的：防止由于输入端出现的假电平设计主从触发器的目的：防止由于输入
15、端出现的假电平而引起触发器输出的随意改变。而引起触发器输出的随意改变。 将两个触发器串接起来就可以构成主从式触发器，每个触将两个触发器串接起来就可以构成主从式触发器，每个触发器由公共时钟驱动。发器由公共时钟驱动。 主、从触发器的隔离：当时钟输入为正边沿（上升沿）主、从触发器的隔离：当时钟输入为正边沿（上升沿）时，主触发器改变状态；当时钟输入为负边沿（下降沿）时，主触发器改变状态；当时钟输入为负边沿（下降沿）时，从触发器改变状态。时，从触发器改变状态。 主从触发器可由主从触发器可由J-K、R-S、T和和D触发器构成，基本核心触发器构成，基本核心是是RS锁存器。锁存器。 工作特点：工作特点： （1
16、）当）当CLK=1时，时，CLK=0，主触发器工作，接收输入信主触发器工作，接收输入信号。从触发器被封锁，保持原状态不变。号。从触发器被封锁，保持原状态不变。 （2）当）当CLK由由1跃变到跃变到0时，即时，即CLK0，CLK=1时，主触时，主触发器被封锁，输入信号不再影响主触发器的状态，从触发器发器被封锁，输入信号不再影响主触发器的状态，从触发器接收主触发器输出端的状态。接收主触发器输出端的状态。 CP下降沿到来时从触发器按照主触发器的状态翻转，所以下降沿到来时从触发器按照主触发器的状态翻转，所以主从触发器输出端状态的改变只发生在主从触发器输出端状态的改变只发生在CP的下降沿。的下降沿。CP
17、JKQmQsCPJKQ mQ 注意：在注意：在Qn=0时主触发器只能接受置时主触发器只能接受置1输入信输入信号，号，在在Qn=1时主触发器只能接受置时主触发器只能接受置0输入信号。其输入信号。其结果就是在结果就是在CP=1的整个期间主触发器只有可能翻的整个期间主触发器只有可能翻转一次，一旦翻转了就不会翻回原来的状态。转一次，一旦翻转了就不会翻回原来的状态。 在在CP=1期间输入信号发生过变化以后，期间输入信号发生过变化以后，CP下降下降沿到达时从触发器的状态不一定能按此刻输入信号沿到达时从触发器的状态不一定能按此刻输入信号的状态来决定。必须考虑的状态来决定。必须考虑CP1整个期间里输入信整个期
18、间里输入信号的变化过程才能确定触发器的次态。号的变化过程才能确定触发器的次态。 输出输出Q在时钟脉冲的上升沿或下降沿到来时发生变化。在时钟脉冲的上升沿或下降沿到来时发生变化。 通过时钟边沿引起输出状态变化，可以消除锁存器或选通过时钟边沿引起输出状态变化，可以消除锁存器或选通锁存器的不正确触发而产生的很多问题。通锁存器的不正确触发而产生的很多问题。 边沿触发需要一个边沿检测电路，该电路在时钟边沿到边沿触发需要一个边沿检测电路，该电路在时钟边沿到来时产生一个输出（图来时产生一个输出（图5-29） 。 上升沿触发的上升沿触发的D触发器：图触发器：图5-30 下降沿触发的下降沿触发的J-K触发器：图触
19、发器：图5-32 带数据锁存的脉冲触发式主从触发器：图带数据锁存的脉冲触发式主从触发器：图5-34 触发器的时钟输入符号：图触发器的时钟输入符号：图5-35Qn+1=JQn+KQn=TQn+TQn T：Toggle（翻转），是指输出从一个状态变为另一个状态。（翻转），是指输出从一个状态变为另一个状态。 T触发器是由触发器是由J-K触发器演变而来，当触发器演变而来，当T1时，输出改变状时，输出改变状态，当态，当T0时，输出维持不变（表时，输出维持不变（表5-3）。）。 计数器的用途：对时钟脉冲计数、分频、定时、产生节拍计数器的用途：对时钟脉冲计数、分频、定时、产生节拍脉冲和脉冲序列、进行数字运算
20、等。脉冲和脉冲序列、进行数字运算等。 计数器的分类：计数器的分类： （1）按触发器是否同时翻转分类：同步式、异步式）按触发器是否同时翻转分类：同步式、异步式 （2）按数字增减分类：加法计数器、减法计数器、可逆计）按数字增减分类：加法计数器、减法计数器、可逆计数器（加数器（加/减计数器）减计数器） （3）按计数的进位方法分类：二进制计数器、二十进制）按计数的进位方法分类：二进制计数器、二十进制计数器（简称十进制计数器）、循环计数器计数器（简称十进制计数器）、循环计数器 （4）按计数容量分类：十进制计数器、六十进制计数器等）按计数容量分类：十进制计数器、六十进制计数器等 特点：没有公共同步时钟（异
21、步）、时钟输入作为数据输特点：没有公共同步时钟（异步）、时钟输入作为数据输入、触发器在时钟脉冲下降沿到来时翻转、将输入的时钟频入、触发器在时钟脉冲下降沿到来时翻转、将输入的时钟频率降低为原来的一半。率降低为原来的一半。 除除2 2、4 4、8 8计数器计数器 都是异步计数器：没有公共同步时钟，一个触发器的输都是异步计数器：没有公共同步时钟，一个触发器的输出为下一个触发器提供时钟输入出为下一个触发器提供时钟输入 都是行波的：输入脉冲从一个触发器传输到另一个触发器都是行波的：输入脉冲从一个触发器传输到另一个触发器 除除2计数器有两个状态（计数器有两个状态（0、1），），除除4计数器有四个状态，计数
22、器有四个状态，除除8计数器有八个状态。计数器有八个状态。 当计数器中的所有触发器的输出都可用时，该计数器称当计数器中的所有触发器的输出都可用时，该计数器称为模为模n计数器（计数器（n表示终止计数值）表示终止计数值） 触发器的数量（状态变量数量）触发器的数量（状态变量数量）m和状态数和状态数n的关系：的关系： n=2m 特点：将一个触发器的输出连接到下一个触发器的输入、特点：将一个触发器的输出连接到下一个触发器的输入、后一个触发器的输出相对于前一个触发器输出有一个时钟脉后一个触发器的输出相对于前一个触发器输出有一个时钟脉冲的偏移量、有同步时钟、使用冲的偏移量、有同步时钟、使用D触发器。触发器。
23、假设四个触发器开始时都复位。假设四个触发器开始时都复位。 图图5-66 八位循环计数器八位循环计数器 在每个时钟脉冲下降沿到来时，数据从一个触发器移入下在每个时钟脉冲下降沿到来时，数据从一个触发器移入下一个触发器，预先载入的位模式一个触发器，预先载入的位模式10001100每八个时钟脉冲重复每八个时钟脉冲重复一次。循环计数器可用来产生可重复的输出模式，这对于产一次。循环计数器可用来产生可重复的输出模式，这对于产生控制应用的时间序列非常有用。生控制应用的时间序列非常有用。图图5-76 事件事件1、2和和3的出现关系的出现关系图图5-77 四位二进制计数器四位二进制计数器SN74xx393的时序图的时序图图图5-78 事件控制器逻辑图事件控制器逻辑图图图5-80 数字时钟模块图数字时钟模块图
