1、DspslTMS320C54x DSP 结构、原理及应用结构、原理及应用孔莹莹 yayako_Dspsl1.9 在片外围电路v通用I/O引脚：XF和BIOv定时器v时钟发生器v主机接口(C542、C545和C548)v软件可编程等待状态发生器v可编程分区开关v串行口Dspsl1.9.1 通用I/O引脚v受软件控制的专用引脚：BIO和XFvBIO引脚用法举例： XC 2，NBIO BIO为低，执行后面1条双字或2条单字指令vXF引脚用法举例： SSBXXF RSBXXFDspsl1.9.2 定时器PRD :周期寄存器周期寄存器TIM :定时寄存器定时寄存器（-1计数器）计数器）TCR :定时器控
2、制寄存定时器控制寄存器器TDDR:定时器分频系数定时器分频系数寄存器寄存器PSC：定时器预先定标：定时器预先定标计数器计数器3个寄存器均是个寄存器均是存储器存储器映像寄存器映像寄存器图133 片内定时器方框图Dspsl定时器控制寄存器（TCR）15-1211109-6543-0保留保留softFreePSCTRBTSSTDDR(TCR)中包含有定时器的控制位和状态位中包含有定时器的控制位和状态位Dspsl位位功功 能能1512保留保留;读成读成 011soft0Soft 和和 Free 位结合起来使用，以决定在位结合起来使用，以决定在 HLL 调试程序遇调试程序遇10Free0到断点时定时器的
3、工作状态。到断点时定时器的工作状态。Freesoft定时器状态定时器状态00定时器立即停止工作定时器立即停止工作01当计数器减到当计数器减到 0 时停止工作时停止工作1定时器继续运行定时器继续运行96PSC定时器预先定标计数器。这是一个减定时器预先定标计数器。这是一个减 1 计数器，当计数器，当 PSC 减减到到 0 后。后。TDDR 位域中的数加载到位域中的数加载到 PSC，TIM 减减 15TRB定时器重新加载位，用来复位片内定时器。当定时器重新加载位，用来复位片内定时器。当 TRB 置置 1 时，时，以以 PRD 中的数加载中的数加载 TIM，以及以，以及以 TDDR 中的值加载中的值加
4、载 PSC。TRB 总是读成总是读成 04TSS0定时器停止状态位，用于停止或启动定时器。复位时，定时器停止状态位，用于停止或启动定时器。复位时，TSS位清零，定时器立即开始定时。位清零，定时器立即开始定时。TSS=0 定时器启动工作定时器启动工作TSS=1 定时器停止工作定时器停止工作30TDDR0000定时器分频系数。按此分频系数对定时器分频系数。按此分频系数对 CLKOUT 进行分频，以进行分频，以政变定时周期。 当政变定时周期。 当 PSC 减到减到 0 后， 以后， 以 TDDR 中的数加载中的数加载 PSC定时器控制寄存器（TCR）Dspsl定时中断的周期vCLKOUT（TDDR1
5、）（PRD1）v其中： CLKOUT时钟周期 TDDR定时器分频系数 PRD定时器时间常数Dspsl定时器的用法v 关闭定时器： 只要将TCR的TSS位置1，切断时钟输入，定时器停止工作，减小功耗v 定时器初始化： （1） 将TCR的TSS位置1（关闭定时器） （2） 加载PRD （3） 加载TCR（使TDDR初始化，令TSS位为0，TRB位置1）， 启动定时器v 开放定时中断： （1）将IFR中的TINT位置1，清除尚未处理完的定时器中断 （2）将IMR中的TINT位置1，开放定时中断 （3） 将ST1中的INTM位清0，从整体上开放中断v 复位时: TIM和PRD都置成FFFFh，定时器的
6、分频系数（TCR和TDDR位）清0，定时器开始工作Dspsl1.9.3 时钟发生器v 组成：内部振荡器和锁相环（PLL）电路两部分v 参考时钟： 方法1：外接晶体 方法2：外部时钟信号由引脚X2/CLKIN输入（X1空着）DspslvPLL兼有频率放大和信号提纯的功能。外部频率兼有频率放大和信号提纯的功能。外部频率源的频率可以比源的频率可以比CPU机器周期机器周期CLKOUT速率低。速率低。vC54X两种形式两种形式PLL： 硬件配置的硬件配置的PLL（C541、C542、C543、C545和和C546） 软件可编程软件可编程PLL（C545A，C546A和和C548）C54x PLL的配置形
7、式Dspsl不用不用PLL： CPU时钟频率时钟频率 0.5 （外部时钟或内部振荡器频率）（外部时钟或内部振荡器频率）利用利用PLL： CPU时钟频率时钟频率 N （外部时钟或内部振荡器频率）（外部时钟或内部振荡器频率）表130 时钟方式的配置方法Dspsl软件可编程PLLv对时钟方式寄存器（CLKMD）进行编程，可以： (1) 提供各种时钟乘法器系数 (2) 控制PLL的通和断 (3) 控制时钟发生器的工作方式 (4) 自动延迟定时，直到PLL锁定v时钟发生器的工作方式： (1) PLL方式:输入时钟（CLKIN）（0.2515） (2) DIV(分频器)方式:输入时钟（CLKIN2或4)D
8、spsl引脚状态引脚状态CLKMD 寄存器寄存器CLKMD1 CLKMD2 CLKMD3复位值复位值0000000h用外部时钟源，频率除以用外部时钟源，频率除以 21101000h用外部时钟源，频率除以用外部时钟源，频率除以 21002000h用外部时钟源，频率除以用外部时钟源，频率除以 20104000h用内部振荡器，频率除以用内部振荡器，频率除以 20016000h用外部时钟源，频率除以用外部时钟源，频率除以 21117000h用内部振荡器，频率除以用内部振荡器，频率除以 21010007h用外部时钟源，用外部时钟源， PLL1011停止方式停止方式时钟方式时钟方式表128 复位时设置的时
9、钟方式Dspsl时钟方式寄存器时钟方式寄存器(CLKMD)各位的定义各位的定义151211103210PLLMULPLLDIVPLLCOUNT PLLON/OFFPLLNDIVPLLSTATUSR/WR/WR/WR/WR/WR表表1-32 时钟方式寄存器时钟方式寄存器(CLKMD)各位段的功能各位段的功能Dspsl表表1-32 时钟方式寄存器时钟方式寄存器(CLKMD)各位段的功能各位段的功能Dspsl表1-33 PLL的乘系数PLLNDIV PLLDIV PLLMUL 乘乘 系系 数数* 0 X 014 0.5 0 X 15 0.25 1 0 014 PLLMUL+1 1 0 15 1 1
10、1 0 或偶数或偶数 (PLLMUL+1) 2 1 1 奇数奇数 PLLMUL 4 *CLKOUTCLKIN乘系数乘系数 DspslPLL锁定问题v在在PLL锁定之前不能作为锁定之前不能作为C54x的时钟的时钟 PLLCOUNT数值（0255） 16个输入时钟（CLKIN） 锁定延迟时间的设定可以从025516CLKIN PLL与CLKOUT如P78 图1-28 有了锁定时间可以求出PLLCOUNT的数值：1016CLKINLockupTimePLLCOUNTTDspsl时钟发生器举例v从从DIV方式转到方式转到PLL3，已知，已知CLKIN=13MHZ，可以求得，可以求得PLLCOUNT=4
11、1（10进制）进制）查图查图，指令如下，指令如下: STM #0010 0001 0100 1111 b, CLKMD 分析： PLLMUL=0010，PLLDIV=0,PLLNDIV=1 系数为3 PLLON/OFF=1，PLL工作 PLLCOUNT为8位=00101001，十进制41Dspsl1.9.4 主机接口（HPI）v仅C542，C545和C548片内有HPIvHPI是一个8位并行口，C54与主处理器接口，主机通过它来直接访问存储空间。DspslHPI的组成vHPI数据锁存器(HPID)vHPI控制寄存器(HPIC)vHPI存储器 （DARAM）vHPI地址寄存器(HPIA)vHPI
12、控制逻辑DspslHPI的组成vHPI存储器（DARAM） 用于用于C54x与主机之间传送数据，也可以作为程序与主机之间传送数据，也可以作为程序RAMvHPIA 只能由主机直接访问，存放只能由主机直接访问，存放HPI寻址存储单元地址寻址存储单元地址vHPID 只能由主机直接访问，读操作数只能由主机直接访问，读操作数vHPIC C54x与主机直接访问，在与主机直接访问，在C54x中映像数据存储器中映像数据存储器地址地址002ChvHPI控制逻辑：HPI与主机接口信号Dspslv具有：高速具有：高速全双工串行口全双工串行口v用于：与其它用于：与其它C54x 器件、编码解码器、串行器件、编码解码器、
13、串行A/D等等直接接口直接接口vC54x串行口的三种形式：串行口的三种形式： (1) 标准同步串行口（标准同步串行口（SP） (2) 缓冲串行口（缓冲串行口（BSP） (3) 时分多路串行口（时分多路串行口（TDM）v串行口可以工作在任意低的时钟频率上串行口可以工作在任意低的时钟频率上1.10 C54串行口Dspsl器件器件标准同步串口标准同步串口缓冲串口缓冲串口（BSP）时分多路串口时分多路串口（TDM）C541200C542011C543011C545110C546110C5480211.10.1 串行口的概述DspslSP标准同步串行口v 2个个MMR： 发送数据寄存器（发送数据寄存器（
14、DXR） 接受数据寄存器（接受数据寄存器（DRR）v 每个串行口都有相关的每个串行口都有相关的时钟、帧同步脉冲及串行口移位寄时钟、帧同步脉冲及串行口移位寄存器存器v 串行数据串行数据可按可按8位字节或位字节或16位字位字转换转换v 收发数据操作时，产生可屏蔽收发中断：收发数据操作时，产生可屏蔽收发中断：RINT 和和 XINTv 软件管理软件管理串行口数据传送串行口数据传送v 串行口是串行口是双缓冲的双缓冲的v 最高时钟频率最高时钟频率CLKOUT/4 （若（若CLKOUT周期为周期为25ns时串行口数据传送速率为时串行口数据传送速率为10Mbit/s）Dspsl1.10.2 标准串行口的组成
15、数据发送寄存器数据发送寄存器发送移位寄存器发送移位寄存器数据接收寄存器数据接收寄存器接收移位寄存器接收移位寄存器Dspsl标准串行口的组成vDRR16位数据接收寄存器位数据接收寄存器vDXR16位数据发送寄存器位数据发送寄存器vRSR接收移位寄存器接收移位寄存器vXSR发送移位寄存器发送移位寄存器v控制电路控制电路Dspsl串行口引脚定义引脚引脚说明说明CLKR接收时钟信号接收时钟信号CLKX发送时钟信号发送时钟信号DR串行接收数据串行接收数据DX串行发送数据串行发送数据FSR接收时的帧同步信号接收时的帧同步信号FSX发送时的帧同步信号发送时的帧同步信号Dspsl串行口传送数据的一种接法DXF
16、SXCLKXC54 Device 0 DRFSRCLKRC54 Device 1Dspslv在在FSR和和CLKR作用下，来自作用下，来自DR引脚的数据移引脚的数据移位至位至RSRv当当RSR满一个字时，就复制到满一个字时，就复制到DRRv一旦一旦RSR复制到复制到DRR后，就产生后，就产生v串行口接收中断，通知串行口接收中断，通知CPU从从DRR中读取数据中读取数据串行口接收数据过程Dspsl串行口发送数据过程v将要发送的数据写到将要发送的数据写到DXRv若若XSR空（上一个字已串行传送到空（上一个字已串行传送到DX引脚），引脚），则将则将DXR复制到复制到XSRv在在FSX和和CLKX作用
17、下，将作用下，将XSR 中的数据移到中的数据移到DX引脚输出引脚输出v一旦一旦DXR中的数据复制到中的数据复制到XSR后，就产生串行后，就产生串行口发送中断口发送中断XINT，通知，通知CPU将新数据加载到将新数据加载到DXRDspslvBSP是在标准同步串行口的基础上增加了一个自是在标准同步串行口的基础上增加了一个自动缓冲单元（动缓冲单元（ABU），是一种增强型标准串行口），是一种增强型标准串行口vABU有独立于有独立于CPU的专用总线，可允许串行口的专用总线，可允许串行口直接读写直接读写C54的内部存储器的内部存储器v处理事务的开销最省，数据率较高处理事务的开销最省，数据率较高vBSP有两
18、种工作方式：有两种工作方式： （1）非缓冲方式（与标准串行口相同）非缓冲方式（与标准串行口相同） （2）自动缓冲方式（串行口直接与）自动缓冲方式（串行口直接与 C54 内部存储器进行内部存储器进行16位数据传送）位数据传送）缓冲串行口（BSP）Dspsl时分多路串行口（TDM）v将时间分成若干子间隔，每个子间隔传送一个通将时间分成若干子间隔，每个子间隔传送一个通信信息信信息vC54x TDM最多可以有最多可以有8个个TDM信道信道v每个每个C54x 可以用一个信道发送数据，一个或可以用一个信道发送数据，一个或一个以上信道接收数据一个以上信道接收数据v应用场合：多处理器通信应用场合：多处理器通信
19、vTDM有两种工作方式：有两种工作方式： (1) 非非TDM方式（与标准串行口相同）方式（与标准串行口相同） (2) TDM方式方式Dspsl1.11 外部总线v外部总线表明外部总线表明C54x具有很强的系统接口能力具有很强的系统接口能力v主要内容：主要内容： (1) 外部总线接口外部总线接口 (2) 外部总线操作的优先级别外部总线操作的优先级别 (3) 等待状态发生器等待状态发生器 (4) 分区转换逻辑分区转换逻辑 (5) 外部总线接口定时图外部总线接口定时图 (6) 复位和复位和 I DLE3省电工作方式省电工作方式 (7) 保持方式保持方式Dspsl1.11.1 外部总线接口Dspsl外
20、部总线接口要求v 外部总线接口是一组外部总线接口是一组并行接口并行接口v MSTRB和和 IOSTRB信号相互排斥信号相互排斥v PS、DS和和 IS信号彼此相互排斥信号彼此相互排斥v R/W控制数据传递方向控制数据传递方向v READY（外部数据准备输入信号）与片内软件可编程等（外部数据准备输入信号）与片内软件可编程等待状态发生器一道，使待状态发生器一道，使CPU可与慢速存储器或可与慢速存储器或I/O设备设备接口接口v HOLD和和HOLDA允许外部设备控制允许外部设备控制C54的外部资的外部资源源v 当当PMST中的地址可见位（中的地址可见位（AVIS）置）置1时，时，CPU执行指执行指令
21、的内部程序存储器地址呈现在外部总线上，且令的内部程序存储器地址呈现在外部总线上，且IAQ（指（指令地址采集信号）有效令地址采集信号）有效v MSC（微状态完成信号）（微状态完成信号）v CPU寻址片内存储器时，外部数据总线呈高阻状态，地寻址片内存储器时，外部数据总线呈高阻状态，地址总线、址总线、PS、IS、DS保持先前状态，其它信号无效保持先前状态，其它信号无效Dspsl1.11.1 外部总线接口Dspsl外部总线接口要求v 外部总线接口是一组外部总线接口是一组并行接口并行接口v MSTRB和和 IOSTRB信号相互排斥信号相互排斥v PS、DS和和 IS信号彼此相互排斥信号彼此相互排斥v R
22、/W控制数据传递方向控制数据传递方向v READY（外部数据准备输入信号）与片内软件可编程等（外部数据准备输入信号）与片内软件可编程等待状态发生器一道，使待状态发生器一道，使CPU可与慢速存储器或可与慢速存储器或I/O设备设备接口接口v HOLD和和HOLDA允许外部设备控制允许外部设备控制C54的外部资的外部资源源v 当当PMST中的地址可见位（中的地址可见位（AVIS）置）置1时，时，CPU执行指执行指令的内部程序存储器地址呈现在外部总线上，且令的内部程序存储器地址呈现在外部总线上，且IAQ（指（指令地址采集信号）有效令地址采集信号）有效v MSC（微状态完成信号）（微状态完成信号）v C
23、PU寻址片内存储器时，外部数据总线呈高阻状态，地寻址片内存储器时，外部数据总线呈高阻状态，地址总线、址总线、PS、IS、DS保持先前状态，其它信号无效保持先前状态，其它信号无效Dspsl外部总线接口要求v 外部总线接口是一组外部总线接口是一组并行接口并行接口v MSTRB和和 IOSTRB信号相互排斥信号相互排斥v PS、DS和和 IS信号彼此相互排斥信号彼此相互排斥v R/W控制数据传递方向控制数据传递方向v READY（外部数据准备输入信号）与片内软件可编程等（外部数据准备输入信号）与片内软件可编程等待状态发生器一道，使待状态发生器一道，使CPU可与慢速存储器或可与慢速存储器或I/O设备设
24、备接口接口v HOLD和和HOLDA允许外部设备控制允许外部设备控制C54的外部资的外部资源源v 当当PMST中的地址可见位（中的地址可见位（AVIS）置）置1时，时，CPU执行指执行指令的内部程序存储器地址呈现在外部总线上，且令的内部程序存储器地址呈现在外部总线上，且IAQ（指（指令地址采集信号）有效令地址采集信号）有效v MSC（微状态完成信号）（微状态完成信号）v CPU寻址片内存储器时，外部数据总线呈高阻状态，地寻址片内存储器时，外部数据总线呈高阻状态，地址总线、址总线、PS、IS、DS保持先前状态，其它信号无效保持先前状态，其它信号无效Dspsl1.11.1 外部总线接口Dspsl外
25、部总线接口要求v 外部总线接口是一组外部总线接口是一组并行接口并行接口v MSTRB和和 IOSTRB信号相互排斥信号相互排斥v PS、DS和和 IS信号彼此相互排斥信号彼此相互排斥v R/W控制数据传递方向控制数据传递方向v READY（外部数据准备输入信号）与片内软件可编程等（外部数据准备输入信号）与片内软件可编程等待状态发生器一道，使待状态发生器一道，使CPU可与慢速存储器或可与慢速存储器或I/O设备设备接口接口v HOLD和和HOLDA允许外部设备控制允许外部设备控制C54的外部资的外部资源源v 当当PMST中的地址可见位（中的地址可见位（AVIS）置）置1时，时，CPU执行指执行指令
26、的内部程序存储器地址呈现在外部总线上，且令的内部程序存储器地址呈现在外部总线上，且IAQ（指（指令地址采集信号）有效令地址采集信号）有效v MSC（微状态完成信号）（微状态完成信号）v CPU寻址片内存储器时，外部数据总线呈高阻状态，地寻址片内存储器时，外部数据总线呈高阻状态，地址总线、址总线、PS、IS、DS保持先前状态，其它信号无效保持先前状态，其它信号无效Dspsl1.11.2 外部总线优先级别的由来vC54x 片内片内多总线多总线结构，可以单周期内同时寻址结构，可以单周期内同时寻址多个总线；多个总线；v外部总线仅一组外部总线仅一组，每个每个机器机器周期只能寻址一次周期只能寻址一次；v若
27、一个周期内，对若一个周期内，对外部外部存储器存储器寻址寻址2次次（一次取（一次取指，一次取操作数），就会发生指，一次取操作数），就会发生流水线冲突流水线冲突vC54x 已规定流水线各阶段操作的优先级别已规定流水线各阶段操作的优先级别，自动缓解上述流水线冲突问题。自动缓解上述流水线冲突问题。Dspsl外部总线操作的优先级别v假设一个周期内要对外部总线进行：假设一个周期内要对外部总线进行：1次取指，次取指，2次读，次读，1次写操作次写操作v数据寻址数据寻址比比取指取指有较有较高高的优先权的优先权Dspsl控制总线工作两个部件v等待状态发生器等待状态发生器v分区开关逻辑电路分区开关逻辑电路 MMR的
28、等待状态寄存器（SWWSR）0028h MMR的分区开关控制寄存器（BSCR）控制0029hDspsl1.11.3 等待状态发生器v目的：目的：与慢速存储器或与慢速存储器或I/O设备接口设备接口v产生等待状态的两种方法：产生等待状态的两种方法： （1） 软件可编程等待状态发生器软件可编程等待状态发生器 最多最多可使外部总线周期延长可使外部总线周期延长7个个T （2） 软件和硬件混合产生等待状态软件和硬件混合产生等待状态 (第六章中介绍）第六章中介绍）Dspsl软件等待状态寄存器（SWWSR）每位的定义151412119865320保留保留/XPA(仅仅C548)I/O数据数据数据数据程序程序程
29、序程序RR/WR/WR/WR/WR/WDspsl表151软件等待状态寄存器（SWWSR）各字段的功能（除C548）位位名名 称称复位值复位值功功 能能15保留保留0保留位。在保留位。在 C548 中，此位用于改变程序字段所对中，此位用于改变程序字段所对应的程序空间的地址区间应的程序空间的地址区间(参见表参见表 138)1412I/O111bI/O 空间字段。此字段值空间字段。此字段值 (07)是对是对 0000FFFFhI/O 空间插入的等待状态数空间插入的等待状态数119数据数据111b数据空间字段。此字段值数据空间字段。此字段值 (07)是对是对 8000FFFFh数据空间插入的等待状态数
30、数据空间插入的等待状态数86数据数据111b数据空间字段。此字段值数据空间字段。此字段值 (07) 是对是对 00007FFFh数据空间插入的等待状态数数据空间插入的等待状态数53程序程序111b程序空间字段。此字段值程序空间字段。此字段值 (07)是对是对 8000FFFFh程序空间插入的等待状态数程序空间插入的等待状态数20程序程序111b程序空间字段。此字段值程序空间字段。此字段值 (07)是对是对 00007FFFh程序空间插入的等待状态数程序空间插入的等待状态数Dspsl表151软件等待状态寄存器（SWWSR）各字段的功能（除C548）位位名名 称称复位值复位值功功 能能15XPA0
31、扩展程序存储器地址控制位。扩展程序存储器地址控制位。XPA=0，不扩展；，不扩展；XPA=1，扩展。所选的程序存储器地址由程序字段决定，扩展。所选的程序存储器地址由程序字段决定1412I/O111bI/O 空间字段。 此字段值空间字段。 此字段值 (07)是对是对 0000FFFFh I/O空间插入的等待状态数空间插入的等待状态数119数据数据111b数据空间字段。此字段值数据空间字段。此字段值 (07)是对是对 8000FFFFh 数数据空间插入的等待状态数据空间插入的等待状态数86数据数据111b数据空间字段。此字段值数据空间字段。此字段值 (07) 是对是对 00007FFFh数据空间插
32、入的等待状态数数据空间插入的等待状态数53程序程序111b程序空间字段。此字段值程序空间字段。此字段值 (07)是对下列程序空间插是对下列程序空间插入的等待状态数：入的等待状态数： XPA=0：XX8000XXFFFFh XPA=1：4000007FFFFFh20程序程序111b程序空间字段。此字段值程序空间字段。此字段值 (07)是对下列程序空间插是对下列程序空间插入的等待状态数：入的等待状态数： XPA=0：XX8000XXFFFFh XPA=1：0000003FFFFFhDspsl软件等待状态寄存器（SWWSR）的用法v用法：用法：vSTM 2009，SWWSR 20090 010 00
33、0 000 001 001，将在寻址，将在寻址I/O空间时插入空间时插入2T，寻址程序空间时插入，寻址程序空间时插入1T，寻址数据空间时不插入等待状态。寻址数据空间时不插入等待状态。Dspsl1.11.4 分区转换逻辑v 可编程分区转换逻辑的功能：可编程分区转换逻辑的功能： 当当C54x 在外部存储器分区之间切换时，不需要外部在外部存储器分区之间切换时，不需要外部为存储器插等待状态，为存储器插等待状态，分区转换逻辑会自动插入一个分区转换逻辑会自动插入一个T。v 分区转换控制寄存器（分区转换控制寄存器（BSCR）15121110210BNKCMPPSDS保留位保留位BHEXIOR/WR/WR/W
34、R/WDspsl表1-53 分区转换控制寄存器(BSCR)各位段的功能(1)位位名名 称称复位值复位值功功 能能1512 BNKCMP分分区对照位。此位决定外部存储器分区的大小。区对照位。此位决定外部存储器分区的大小。 BNKCMP用来屏蔽高用来屏蔽高 4 位地址。例如，如果位地址。例如，如果 BNKCMP=1111b，则地址的最高则地址的最高 4 位被屏蔽掉，结果分区为位被屏蔽掉，结果分区为 4K 字空间。字空间。分区的大小从分区的大小从 4K 字到字到 64K 字，字，BNKCMP 与分区大小与分区大小的关系如下的关系如下:BNKCMP分区大小分区大小位位 15 位位 14 位位 13 位
35、位 12(16 位字位字)000064K10001532K1100151416K111015138K111115124K屏蔽的最高有效位屏蔽的最高有效位Dspsl表1-53 分区转换控制寄存器(BSCR)各位段的功能(2)一般均为一般均为0，很少用外部存储时置，很少用外部存储时置1Dspsl自动插入一个附加周期v 一次一次程度存储器读程度存储器读操作后紧跟对操作后紧跟对不同存储器分区不同存储器分区另一次程另一次程序读或数据存储器读操作。序读或数据存储器读操作。v 当当PSDS位置位置1时，一次时，一次程序存储器程序存储器读操作后紧跟一次读操作后紧跟一次数据存储器数据存储器读。读。v 扩展外部程
36、序扩展外部程序存储器芯片一次存储器芯片一次程序存储器读程序存储器读后，紧跟对后，紧跟对不不同页同页进行另一次进行另一次程序存储器读程序存储器读。v 一次一次数据存储器数据存储器读操作后，紧跟一个不同存储器分区进行读操作后，紧跟一个不同存储器分区进行另一次另一次程序存储器程序存储器或或数据存储器读数据存储器读。v 当当PS-DS位置位置1，一次，一次数据存储器读数据存储器读操作之后，紧跟一次操作之后，紧跟一次程序存储器程序存储器读操作。读操作。Dspslv访问外部存储空间或访问外部存储空间或I/O空间的时序图。空间的时序图。v一个一个CLKOUT周期的定义周期的定义：从一个下降沿到下一：从一个下
37、降沿到下一个下降沿。个下降沿。v接口定时图的作用：接口定时图的作用： （1） 了解一条指令执行的机器周期数。例如：了解一条指令执行的机器周期数。例如： 存储器写存储器写2T I/O读或写读或写 2T 存储器读存储器读1T （2） 选配外部存储器芯片或选配外部存储器芯片或I/O器件。器件。1.11.5 外部总线接口定时图（继续）Dspsl定时图举例：存储器读读写操作定时图1、在一个存储器分区中来回读，只要一个、在一个存储器分区中来回读，只要一个T2、写、写2T3、读后写或者写后读多花半个周期、读后写或者写后读多花半个周期低电平有效低电平有效，至少，至少1周期周期在存储器在存储器写写操作前后操作前
38、后地址变化在上升沿地址变化在上升沿与地址变与地址变化同时化同时DspslI/O寻址定时图1、I/O读写均读写均2T2、若前一步为存储器寻址，地址变化为上升沿、若前一步为存储器寻址，地址变化为上升沿持续一个周期持续一个周期Dspslv C54x 复位后的总线状态复位后的总线状态 RS变为低电平后变为低电平后4个机器周期，个机器周期，PS、MSTRB和和IAQ均均变成高电平。变成高电平。 RS变为低电平后变为低电平后5个机器周期，个机器周期，R/W变为高电平，数变为高电平，数据总线变为高阻状态，地址总线上为据总线变为高阻状态，地址总线上为FF80h。 同时，器件内部也进入复位状态。同时，器件内部也
39、进入复位状态。v 当当RS结束结束(变成高电平变成高电平)后的外部总线状态为后的外部总线状态为: RS变成高电平后变成高电平后5个机器周期，个机器周期，PS变成低电平。变成低电平。 RS变成高电平后变成高电平后6个机器周期，个机器周期，MSTRB和和IACK变成变成低电平。再经过一个半周期之后，低电平。再经过一个半周期之后，CPU准备读数并进准备读数并进入正常工作状态。入正常工作状态。1.11.6 复位和IDLE3省电工作方式Dspsl外部总线复位定时图持续持续2T持续持续4T持续持续5T高电平后高电平后5T高电平后高电平后6TDspsl“唤醒”IDLE3省电方式 CPU执行IDLE3指令，P
40、LL完全停止工作，功耗降低 利用外部中断（INTn、NMI和RS）结束IDLE3省电工作方式v“唤醒唤醒”IDLE3的时间的时间-从退出从退出IDLE3省电省电工作方式、工作方式、并重新启动并重新启动PLL到锁定相位的时间到锁定相位的时间（CPU才能重新恢复工作）才能重新恢复工作） 根据PLL乘系数值和锁定时间、时钟周期求得减法计数器起始值，并用软件方法修改时钟方式寄存器（CLKMD）（参见1.9.3） 用复位方式“唤醒”IDLE3,不需要用减法计数器。DspslIDLE3“唤醒”定时图外部中断结束外部中断结束RS大于大于PLL时间时间DspslvC54x 的的HOLD和和HOLDA信号允许外
41、部设备控信号允许外部设备控制处理器片外的程序、数据和制处理器片外的程序、数据和I/O空间，以进行空间，以进行DMA操作操作v保持方式过程保持方式过程:（1） HOLD（输入信号）低电平有效。（输入信号）低电平有效。（2） 经经3个个T后后，HOLDA（输出）低电平有效（输出）低电平有效（3） 外部接口信号均呈高阻状态，外部接口信号均呈高阻状态，C54x 进进入保持状态入保持状态（4）外部设备对）外部设备对C54x 片外程序、数据和片外程序、数据和I/O空间进行空间进行DMA操作操作1.11.6 保持方式Dspsl保持方式定时图（HM0）3TDspsl两种保持方式vST1 的的 HM1，正常保持方式，正常保持方式 当当HOLD为低电平时，处理器停止执行程序为低电平时，处理器停止执行程序vST1 的的 HM0，并行，并行DMA操作方式操作方式 当当HOLD为低电平时，处理器通过片内存储器为低电平时，处理器通过片内存储器（ROM或或RAM）继续执行程序继续执行程序。仅当需寻址。仅当需寻址外部存储器时，才进入保持状态外部存储器时，才进入保持状态vHM1时，时，不响应中断不响应中断，中断请求信号挂起。，中断请求信号挂起。 HM0时，时，中断功能如常中断功能如常
