1、计算机接口技术及应用第三讲 (教材第2章)计算机基本接口原理计算机系统的地址空间和地址译码.计算机系统的地址空间和地址译码主要内容主要内容 计算机系统（计算机系统（PC）的地址空间）的地址空间 I/O端口寻址和地址译码器设计和地址分配端口寻址和地址译码器设计和地址分配 总线驱动和数据缓冲总线驱动和数据缓冲目的目的 了解计算机系统的地址空间，掌握了解计算机系统的地址空间，掌握I/O端口寻址方法，及其地端口寻址方法，及其地址译码器设计方法址译码器设计方法要求要求 了解计算机系统的地址空间，掌握了解计算机系统的地址空间，掌握I/O端口的寻址方法，编程端口的寻址方法，编程访问方法，地址译码器设计和地址
2、分配方法访问方法，地址译码器设计和地址分配方法.计算机系统的地址空间计算机系统的地址空间分两大部分计算机系统的地址空间分两大部分 存储器空间存储器空间（by the memory management unitMMU） 输入输入/输出空间输出空间存储器空间存储器空间各种存储器的性价比各种存储器的性价比计算机系统的存储器层次计算机系统的存储器层次Cache中存放使用最频繁的信息中存放使用最频繁的信息主存储器是通过存储器地址寄存器主存储器是通过存储器地址寄存器(MAR)和存储器数据寄存器和存储器数据寄存器(MDR)访问访问.计算机的I/O端口寻址计算机有专用的计算机有专用的I/O端口访问控制端口访
3、问控制l计算机系统的计算机系统的I/O端口管理所有的端口管理所有的I/O设备设备l各种各种I/O设备的速度不同，而且都比较低设备的速度不同，而且都比较低(与存储器比与存储器比)l在在PC ISA总线的控制总线中有独立的总线的控制总线中有独立的I/O访问控制信号访问控制信号p IOR， IOW计算机计算机CPU与与I/O设备之间通讯（设备之间通讯（I/O寻址）寻址）lCPU在任意时刻只能访问一个在任意时刻只能访问一个I/O地址，并且只能读或写地址，并且只能读或写l每个每个I/O设备都分配独立的设备都分配独立的I/O端口端口(I/O寄存器或寄存器或I/O地址地址)，有些设备占用，有些设备占用多个多
4、个I/O地址地址lI/O空间寻址的有效地址为空间寻址的有效地址为1024字节字节计算机有专用的计算机有专用的I/O端口访问端口访问(间接寻址间接寻址)指令指令lin AX, DX ; 16位的位的I/O寄存器读操作寄存器读操作lout DX,AX ; 16位的位的I/O寄存器写操作寄存器写操作.共享的I/O端口 PC系统存储器和系统存储器和I/O端口的地址总端口的地址总线和数据总线共享线和数据总线共享，独立专用的控制，独立专用的控制总线。专用的控制总线。专用的控制信号：信号：存储器读：MEMR存储器写：MEMWI/O端口读：IORI/O端口写：IOW.多I/O设备的访问示例右图中，假设处理器管
5、理右图中，假设处理器管理8个个I/O设备。设备。Input Device #6是是8个按键的输入，个按键的输入，CPU执行执行I/O读指令从读指令从#6读取键的状态，要求读取键的状态，要求必须在执行必须在执行I/O端口读指令时端口读指令时#6的地址译的地址译码器输出有效信号使码器输出有效信号使8个三态门电路工个三态门电路工作，同时保证其它作，同时保证其它7个个I/O Device不工作，不工作，那么那么CPU与与#6之间可靠传输一次数据，之间可靠传输一次数据，获得获得#6单元的单元的8个键状态。访问其它个键状态。访问其它I/O Device采用同样的思想。采用同样的思想。(遵循遵循“唯一访唯一
6、访问原则问原则”)注意：注意：#6单元必须使用三态门电路。如单元必须使用三态门电路。如果有果有I/O输出设备，那么其与数据总线连输出设备，那么其与数据总线连接的必须是锁存器。接的必须是锁存器。PC总线接口设计原则总线接口设计原则:与与PC总线连接的总线连接的I/O设备，设备，“输入必须输入必须采用三态电路，输出必须采用锁存器采用三态电路，输出必须采用锁存器”。.某PC的I/O端口地址使用情况打开打开: 我的电脑我的电脑 属性属性 硬件硬件 设备管理器设备管理器选择选择“查看查看” “依类型排序依类型排序资源资源” 或或 “依连接排序资源依连接排序资源”列表列表(内存内存, I/O, DMA和中
7、断和中断)中展开中展开I/O, 即可以看到目标即可以看到目标系统的系统的I/O端口使用情况端口使用情况.I/O端口地址选用原则遵循遵循“唯一访问原则唯一访问原则” 以避免以避免I/O设备和设备和CPU之间传送数据之间传送数据时出现冲突时出现冲突. 需要注意以下几点需要注意以下几点 (见教材见教材p.23)l凡被系统占用的端口地址一律不能使用凡被系统占用的端口地址一律不能使用l如何知道哪些地址是空闲的如何知道哪些地址是空闲的, 用前页的方法查看用前页的方法查看l未被占用的地址一般都可以使用未被占用的地址一般都可以使用, 如果特殊系统声明某些地址被保如果特殊系统声明某些地址被保留留, 尽量不要使用
8、尽量不要使用l为了提高通用性为了提高通用性, 尽量把地址译码器设计成可现场配置类型尽量把地址译码器设计成可现场配置类型l为了节约端口地址为了节约端口地址, 可以使用可以使用“二次锁存和译码二次锁存和译码”技术技术 (见见“王忠飞王忠飞, 胥胥芳芳 编著编著, MCS-51单片机原理及嵌入式系统应用单片机原理及嵌入式系统应用, 西安电子科技大学出版社西安电子科技大学出版社, 2007.01”的的p.227) 下面根据这一原则来设计满足要求的端口地址译码电路单元下面根据这一原则来设计满足要求的端口地址译码电路单元.I/O端口的地址译码I/O端口的地址译码设计方法端口的地址译码设计方法 利用基本的逻
9、辑门组合电路利用基本的逻辑门组合电路 利用专用地址译码器和数字比较器利用专用地址译码器和数字比较器 利用利用SPLD(简单可编程逻辑器件简单可编程逻辑器件) 利用利用CPLD(复杂可编程逻辑器件复杂可编程逻辑器件)设计目标设计目标 不可配置的地址译码不可配置的地址译码 可配置地址译码可配置地址译码 可配置的多端口地址译码可配置的多端口地址译码.利用基本逻辑门电路设计一个不可配置的地址译码电路 (第一步)设计一个固定的地址为设计一个固定的地址为370H的的I/O端口译码器电路端口译码器电路对该地址操作仅在非对该地址操作仅在非DMA周期周期, CPU可对该可对该I/O端口读或写操作端口读或写操作根
10、据地址得出访问该根据地址得出访问该I/O端口时地址总线和控制总线的状态如下表端口时地址总线和控制总线的状态如下表得出逻辑代数表达式得出逻辑代数表达式:根据逻辑代数表达式利用逻辑门电路设计译码电路根据逻辑代数表达式利用逻辑门电路设计译码电路 (数字电路设计数字电路设计)A9A8A7A6A5A4A3A2A1A0IOWIORAEN11011100001001101110000010低有效输出: RWS = A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 AEN (IOW + IOR).利用基本逻辑门电路设计一个不可配置的地址译码电路 (第二步)特点特点: 这个电路实这个电路实现单个地址现
11、单个地址端口端口, 而且而且其地址是固其地址是固定不变的定不变的.利用专用地址译码器设计多个端口的地址译码电路 (第一步)设计设计8个固定的地址为个固定的地址为370H377H的的I/O端口译码器电路端口译码器电路这些地址操作仅在非这些地址操作仅在非DMA周期周期, CPU可对这些可对这些I/O端口读或写操作端口读或写操作根据地址得出访问该根据地址得出访问该I/O端口时地址总线和控制总线的状态如下表端口时地址总线和控制总线的状态如下表得出逻辑代数表达式得出逻辑代数表达式:根据逻辑代数表达式利用逻辑门电路设计译码电路根据逻辑代数表达式利用逻辑门电路设计译码电路 (数字电路设计数字电路设计)A9A
12、8A7A6A5A4A3A2A1A0IOW IORAEN1101110000001101110001110111011100RWS0 = A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 AEN (IOW + IOR)RWS1 = A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 AEN (IOW + IOR)RWS7 = A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 AEN (IOW + IOR).利用专用地址译码器设计多个端口的地址译码电路 (第二步)E1E2ENCBAY0Y1Y2Y3Y4Y5Y6Y71xxxxx11111111x1xxxx11111111x
13、x0 xxx111111110010000111111100100110111111.001111111111103-8译码器真值表特点特点: 这个电路实现多个地址端这个电路实现多个地址端口选择信号口选择信号, 但是这些地但是这些地址仍是固定不变的址仍是固定不变的.问题问题: PC系统的空闲地址系统的空闲地址端口可能不一样端口可能不一样, 需要需要让地址端口可配置让地址端口可配置, 如如何实现何实现?.利用专用地址译码器和数值比较器设计基地址可配置的多个端口地址译码电路特点特点: 通过设置通过设置(配置配置)拨码开关的位置拨码开关的位置, 可以配置这个电路可以配置这个电路所有地址端口的基本地址
14、所有地址端口的基本地址 (BaseAdr), 也就是也就是RWS0的地址的地址.问题问题: 其它地址分别是多少其它地址分别是多少? 应该怎么写出应该怎么写出? (P=Q)输出有效输出有效, 如果如果 G=0且且, Pi=Qi 对所有对所有i=0,., 7都成立都成立.利用SPLD设计多个端口地址译码电路逻辑门逻辑门+译码器组合的地址译码电路译码器组合的地址译码电路利用利用SPLD的地址译码电路的地址译码电路利用利用“逻辑门逻辑门+译码器译码器”组合的地址译码电路组合的地址译码电路, 一旦一旦电路设计加工完成电路设计加工完成, 那么其那么其I/O端口的地址固定端口的地址固定, 不不能再次更改能再
15、次更改, 灵活性差灵活性差, 元件数目多元件数目多, 占用占用PCB板面板面积大积大, 布线多布线多!利用利用SPLD的地址译码电路的地址译码电路, 可以通过修改可以通过修改PLD内部的程内部的程序而修改序而修改I/O端口的地址端口的地址, 灵灵活性高活性高, 成本高成本高!vs.利用SPLD设计多个端口地址译码电路相应的ABEL程序module Decodertitle Example of DecoderDecoder DEVICE P20V8; ;Input pin A9,A8,A7,A6,A5,A4,A3,A2,A1,A0 pin 1,2,3,4,5,6,7,8,9,10; Addre
16、ss Bus AEN,IOW, IOR pin 11,13,14; Control signal ;Output pin RWS0,RWS1,RWS2,RWS3 pin 23,22,21,20; Output of Decoder RWS4,RWS5,RWS6,RWS7 pin 19,18,17,16; Output of Decoder ;Power pin GND,VCC pin 12,24;equations !RWS0 = A9 & A8 & !A7 & A6 & A5 & A4 & !A3 & !(IOR & IOW) & !AEN & !A2 & !A1 & !A0; !RWS1
17、= A9 & A8 & !A7 & A6 & A5 & A4 & !A3 & !(IOR & IOW) & !AEN & !A2 & !A1 & A0; !RWS2 = A9 & A8 & !A7 & A6 & A5 & A4 & !A3 & !(IOR & IOW) & !AEN & !A2 & A1 & !A0; !RWS3 = A9 & A8 & !A7 & A6 & A5 & A4 & !A3 & !(IOR & IOW) & !AEN & !A2 & A1 & A0; !RWS4 = A9 & A8 & !A7 & A6 & A5 & A4 & !A3 & !(IOR & IOW)
18、& !AEN & A2 & !A1 & !A0; !RWS5 = A9 & A8 & !A7 & A6 & A5 & A4 & !A3 & !(IOR & IOW) & !AEN & A2 & !A1 & A0; !RWS6 = A9 & A8 & !A7 & A6 & A5 & A4 & !A3 & !(IOR & IOW) & !AEN & A2 & A1 & !A0; !RWS7 = A9 & A8 & !A7 & A6 & A5 & A4 & !A3 & !(IOR & IOW) & !AEN & A2 & A1 & A0;test_vectorsEND Decoder基本语法说明：基
19、本语法说明：红色红色表示语法关键词表示语法关键词斜体斜体为注释的内容为注释的内容! 表示逻辑非运算表示逻辑非运算& 表示逻辑与运算表示逻辑与运算# 表示逻辑或运算表示逻辑或运算= 表示赋值操作表示赋值操作学习学习ABEL(Advanced Boolean Equation Language)编程请参考编程请参考“康华光主编康华光主编, 电子技术基础电子技术基础(数字部分数字部分) , 第第4版版. 高等教育出版社高等教育出版社, 2000.06” 或其它或其它.利用CPLD设计可配置多端口地址译码电路综合设计方法综合设计方法l与组合逻辑电路和时序电路的设计与组合逻辑电路和时序电路的设计l一般采
20、用一般采用32128个宏单元的器件个宏单元的器件(XC95, ispMACH4, MAX 3K/7K(EPM7)设计工具设计工具lLattice(莱迪思莱迪思, 另供另供SPLD), ispLEVER(the latest Edition)lXilinx(赛灵思赛灵思), Foundation (the Older Edition), ISE(the latest Edition)lAltera, Max+Plus II(the Older Edition), Quartus II(the latest Edition)它们都支持它们都支持HDL编程设计模式或编程设计模式或Schematic输
21、入设计模式输入设计模式, 所有的详细介绍浏览所有的详细介绍浏览(, , )优点优点l灵活性高灵活性高, 集成度高集成度高, 单片方案单片方案l所有引脚都可配置为输入或输出所有引脚都可配置为输入或输出lJTAG支持在系统编程支持在系统编程(ISP).Xilinx Fundation 原理图输入界面通过通过ToolslogiBlok Module Generator可以创建新的组合或时序逻辑单元可以创建新的组合或时序逻辑单元用用“拖拖-放放”操作放操作放置标准逻辑单元置标准逻辑单元集成有逻辑集成有逻辑(源源)输入编辑输入编辑, 仿真仿真, 设计综设计综合合, 优化优化, JED文件输出和文件输出和
22、JTAG编程等编程等功能的功能的IDE(也称为数字电路也称为数字电路EDA)简单易学简单易学, 易掌握和易用易掌握和易用!.总线驱动总线的负载效应总线的负载效应l直流负载直流负载(扇出数扇出数)和容性负载和容性负载(传送速度传送速度)单向总线驱动单向总线驱动l地址总线和控制总线的驱动地址总线和控制总线的驱动（使用（使用74HC/LS24474HC/LS244等等8 8通道总线驱动器）通道总线驱动器）双向总线驱动双向总线驱动l数据总线驱动数据总线驱动（使用（使用74HC/LS24574HC/LS245等等8 8通道双向三态驱动器）通道双向三态驱动器）.总线驱动设计单向总线驱动器单向总线驱动器双向
23、总线驱动器双向总线驱动器.接口的数据缓冲技术 CPU和外设进行数据交换时，和外设进行数据交换时，CPU速度和外设速度不速度和外设速度不可能完全相同，数据缓冲是非常必要的可能完全相同，数据缓冲是非常必要的单字节缓冲单字节缓冲使用三态输出的锁存器使用三态输出的锁存器多字节缓冲多字节缓冲( (输入和输出速度基本相同时输入和输出速度基本相同时) )使用使用FIFO队列缓冲器队列缓冲器大容量数据缓冲大容量数据缓冲( (并行处理数据共享时并行处理数据共享时) )使用双口使用双口RAM.接口的数据缓冲设计 示例工作过程描述工作过程描述: ADC由定时器定时触发完成转换由定时器定时触发完成转换,转转换后结果暂
24、存在换后结果暂存在FIFO队列中，当执行一队列中，当执行一定次数的转换后通过接口控制向计算机申定次数的转换后通过接口控制向计算机申请中断，在中断服务程序中将请中断，在中断服务程序中将FIFO队列队列中的转换结果按字节中的转换结果按字节(8bits)方式传送给计方式传送给计算机。每读一次转换结果，需要先读低算机。每读一次转换结果，需要先读低8位，同时将位，同时将FIFO中的高中的高4位和通道编号传位和通道编号传送到寄存器送到寄存器U11中缓冲，读高中缓冲，读高4位时实际位时实际上是读寄存器上是读寄存器U11的内容！的内容！12位位ADCFIFO队列队列FIFO队列队列单字节缓冲单字节缓冲单字节缓
25、冲单字节缓冲注注: 该队列深度为该队列深度为1K字节字节.总结介绍计算机系统的地址空间介绍计算机系统的地址空间分存储器空间和分存储器空间和I/OI/O地址空间地址空间介绍介绍I/OI/O端口寻址的特点和方法端口寻址的特点和方法详细讲解详细讲解I/OI/O端口地址译码电路设计端口地址译码电路设计 利用逻辑门电路利用逻辑门电路 利用专用译码器利用专用译码器 利用利用SPLDSPLD 利用利用CPLDCPLD总线驱动技术和接口数据缓冲设计总线驱动技术和接口数据缓冲设计讨论讨论掌握掌握I/OI/O端口地址译码电路设计端口地址译码电路设计比较几种地址译码电路设计方法的异同比较几种地址译码电路设计方法的异
26、同学习学习ABELABEL编程和编程和CPLDCPLD的设计软件的设计软件.思考题1. 教材教材p.35, 习题二的第习题二的第8, 10和和11题。题。2. 利用逻辑门电路（组合逻辑）设计利用逻辑门电路（组合逻辑）设计2个个I/O端口地址固定为端口地址固定为2F4H和和2F5H的地址的地址译码器，要求两者都仅在非译码器，要求两者都仅在非DMA周期工作，其中周期工作，其中2F4H地址是只读操作，地址是只读操作，2F5H地址是只写操作。地址是只写操作。3. 用用SPLD和数值比较器设计一个基地址可配置的和数值比较器设计一个基地址可配置的4个个I/O端口地址译码电路。要端口地址译码电路。要求求8个
27、地址是连续的，并编写相应的个地址是连续的，并编写相应的ABEL程序。程序。4. 根据下页的图，回答下面的问题：根据下页的图，回答下面的问题： (1) 简述上面电路的功能。简述上面电路的功能。 (2) 分别给出图中分别给出图中U5、U6和和U7的地址。的地址。 (3) 编写程序控制编写程序控制DE1DE8（8个个LED指示灯），要求每个指示灯），要求每个LED的状态分别受的状态分别受K1K8（8个开关）控制，即：当个开关）控制，即：当K1闭合时，闭合时，DE1亮，否则亮，否则DE1灭；灭；K2闭合时，闭合时，DE2亮，否则亮，否则DE2灭；灭； ；K8闭合时，闭合时，DE8亮，否则亮，否则DE8
28、灭。灭。 .附: 思考题4的电路图RP110KSW1ADRSETP02P14P26P38P411P513P615P717Q03Q15Q27Q39Q412Q514Q616Q718G1P=Q19U174LS688VCCA02A13A24A35A46A57A68A79B018B117B216B315B414B513B612B711E19DIR1U274LS245A1B2C3E14E25E36Y015Y114Y213Y312Y411Y510Y69Y77U374LS138VCC1A121A241A361A482A1112A2132A3152A4171Y1181Y2161Y3141Y4122Y192Y27
29、2Y352Y431G12G19U574LS244123U4:174LS08D03Q02D14Q15D27Q26D38Q39D413Q412D514Q515D617Q616D718Q719OE1CK11U674LS374CK3D2RST1Q5Q6U7:174LS74RP247KVCCDE1DE2DE3DE4DE5DE6DE7DE8VCCAENSD0SD1SD2SD3SD4SD5SD6SD7SA2SA3SA5SA6SA7SA8SA9IORSA1SA0IORIOWDB0DB1DB2DB3DB4DB5DB6DB7DB0DB1DB2DB3DB4DB5DB6DB7DB0DB1DB2DB3DB4DB5DB6DB7DB7RESETK1K88位数值比较器8位双向总线驱动器3-8译码器8位三态门8位锁存器D型锁存器注： 图中的集成电路元件都是数字逻辑电路，相应的真值表可以在网络上或在图书馆查到。基地址选择拨码开关.
