1、12022-8-172022-8-172第第9章章 时序电路（触发器）时序电路（触发器）32022-8-17内容提要n引言n锁存器 静态锁存器 动态锁存器n寄存器n施密特触发器电子工程系 余宁梅42022-8-17组合逻辑组合逻辑OutputsInputs输出直接与输入的某种逻辑组合相关输出直接与输入的某种逻辑组合相关逻辑电路逻辑电路OutputsInputs输出不仅与当前输入，而且与前一个输出相输出不仅与当前输入，而且与前一个输出相关关存储元件存储元件52022-8-17对组合逻辑电路组合逻辑组合逻辑对时序逻辑电路时序逻辑时序逻辑62022-8-17逻辑运算逻辑运算OutputsInputs
2、数据保持电路数据保持电路数据保持电路实现数据保持电路实现逻辑逻辑运算运算Inputs数据保持电数据保持电路路ClkOutput72022-8-170110011静态保持静态保持动态保持动态保持1182022-8-17时序逻辑电路的基本单元时序逻辑电路的基本单元q锁存器锁存器当时钟信号为高（或低）时传当时钟信号为高（或低）时传输数据。其他时间保持数据输数据。其他时间保持数据 DClkQDClkQn寄存器寄存器时钟上升沿或下降沿到时钟上升沿或下降沿到来时传输数据。其他情来时传输数据。其他情况保持数据况保持数据ClkClkDDQQ92022-8-17电平灵敏电平灵敏（Level Sensitive）
3、,不是边沿触发不是边沿触发可以是正电平灵敏或负电平灵敏，当时钟为高电平（或低电可以是正电平灵敏或负电平灵敏，当时钟为高电平（或低电平）时，输入的任何变化经过一段延迟就会反映在输出端上平）时，输入的任何变化经过一段延迟就会反映在输出端上二、锁存器（二、锁存器（）102022-8-17112022-8-171.静态锁存器静态锁存器Forbidd e n S tat eSSRQQQQRSQQ00Q101001010110RQ基于或非门的基于或非门的SR（set-reset）锁存器）锁存器(1)SR锁存器锁存器122022-8-17npnRpnpnSp基于或非门的基于或非门的SR（set-reset）
4、锁存器）锁存器版图见版图见P156QQ132022-8-17基于与非门的基于与非门的SR（set-reset）锁存器）锁存器SQRQSRQQ00111010010111QQ142022-8-17带时钟控制的带时钟控制的SR（set-reset）锁存器）锁存器SRQQCKSRQQCKCK1时时SR锁存器工作，锁存器工作，CK0时输出维持时输出维持电路图见电路图见P158图图8.38152022-8-17(2)D锁存器锁存器QQCKDQDCKQQ0Q11100011DCKQQCK1时时D锁存器传输数据，锁存器传输数据，CK0时输出维持时输出维持162022-8-172.动态锁存器动态锁存器C1C2
5、DQCLKC1C2CLKCLKDQC1C2CLKCLKDQQ（1）简单的动态锁存器）简单的动态锁存器172022-8-17（2）半静态锁存器）半静态锁存器SQRQQQQQ在动态锁存中引入静态锁存在动态锁存中引入静态锁存DCLKCLKQ弱反相器实现（强制写入）弱反相器实现（强制写入）（控制门可仅用（控制门可仅用NMOS实现）实现）182022-8-17DCLKCLKQ基于传输门基于传输门MUX的的Latch(见书见书P160)（1）尺寸设计容易）尺寸设计容易（2）晶体管数目多（时钟负载）晶体管数目多（时钟负载因而功耗大）因而功耗大）CLKCLKCLKDQQ192022-8-17基于MUX的 La
6、tches负电平锁存器负电平锁存器(当当 CLK=0时透明传输时透明传输)正负电平锁存器正负电平锁存器(当当 CLK=1时透明传输时透明传输)CLK10DQ0CLK1DQInClkQClkQInClkQClkQ202022-8-17212022-8-17222022-8-17DClkQn寄存器（触发器）寄存器（触发器）在时钟的上升或下降沿锁存数据在时钟的上升或下降沿锁存数据 ClkDQ二、触发器（二、触发器（）/寄存器（寄存器（Register)232022-8-171.触发器的建立时间（触发器的建立时间（setup time)、维持时间（、维持时间（hold time)和延迟时间和延迟时间t
7、C-QClkDQTsetupTsetup：在时钟沿到在时钟沿到来之前数据输入端来之前数据输入端必须保持稳定的时必须保持稳定的时间间ClkDQTholdThold：在时钟沿到在时钟沿到来之后数据输入端来之后数据输入端必须保持稳定的时必须保持稳定的时间间242022-8-17ClkDQtC-Q延迟时间延迟时间tC-Q：时钟时钟沿与输出端之间的延沿与输出端之间的延迟（迟（clock to Q）。）。252022-8-172.触发器电路：正负电平灵敏的两个触发器电路：正负电平灵敏的两个Latch构成主从（构成主从（Master-Slave）边沿触发器）边沿触发器10DCLKQMMaster01CLKQ
8、SlaveQMQDCLK时钟为高电平时，主时钟为高电平时，主Latch 维持，维持，QM 值保持不变，输出值值保持不变，输出值Q 等于等于时钟上升沿前的输入时钟上升沿前的输入D 的值，效果等同于的值，效果等同于“正沿触发正沿触发”262022-8-17QDclkQMI1I2I3I4I5I6T2T1T3T4MasterSlave!clkclkmaster transparentslave holdmaster holdslave transparent正负电平灵敏的两个正负电平灵敏的两个Latch构成主从（构成主从（Master-Slave）边沿触发器）边沿触发器272022-8-17在时钟信号
9、到来之前输在时钟信号到来之前输入信号必须稳定的时间入信号必须稳定的时间建立（建立（set-up)时间时间:tsetuptsetup-0.500.511.522.5300.20.40.60.81CLKDQM282022-8-17tsutpd-I1tpd-T1tpd-I3tpd-I2tsetup=3*tpd_inv+tpd_t292022-8-17建立时间仿真建立时间仿真VoltsTime(ns)DclkQQMI2 outtsetup=0.21 ns动作正常！动作正常！302022-8-17VoltsTime(ns)DclkQQMI2 outtsetup=0.20 ns建立时间仿真建立时间仿真31
10、2022-8-17在时钟信号到来后，输在时钟信号到来后，输入信号应该保持的时间入信号应该保持的时间维持（维持（hold)时间时间:tholdtholdThold=0QM的值维持的值维持D的值，的值，OKThold0只要只要QM的值维持的值维持D的值，的值，OK322022-8-17在时钟信号到来之后，输在时钟信号到来之后，输出信号发生变化所需时间出信号发生变化所需时间传输延迟时间传输延迟时间:tc-qVoltstc-q(LH)tc-q(HL)332022-8-17tc-qtpd-T3tpd-I6tc-q=tpd_inv+tpd_t342022-8-173.时钟重叠问题CLKCLKAB(a)电路
11、结构XDQCLKCLK!clkclk理想的时钟理想的时钟!clkclk非理想的时钟非理想的时钟时钟倾斜（时钟倾斜（skew)1-1 overlap 0-0 overlap352022-8-17DclkX!clk!Q!clkQclkBAP1P2P3P4I1I2I3I4（1）当）当Clk 和和!Clk 同时为高时，同时为高时，A 点同时为点同时为D 和和B 点驱点驱动，造成不定状态动，造成不定状态（2）当）当Clk 和和!Clk 同时为高一段较长时间时，同时为高一段较长时间时，D 可以直可以直接穿通经过主从触发器接穿通经过主从触发器（3）采用两相位不重迭时钟可以解决此问题，但时钟不）采用两相位不重
12、迭时钟可以解决此问题，但时钟不重迭部分不能太长以免漏电时间过长引起出错重迭部分不能太长以免漏电时间过长引起出错362022-8-174.两相时钟Dclk1Xclk2!Qclk2Qclk1BAP1P2P3P4I1I2I3I4clk2clk1master transparentslave holdmaster holdslave transparent动态存储动态存储tnon_overlap372022-8-17两相时钟发生器clkclk1clk2ABclkBclk1clk2A382022-8-175.C2MOS RegisterClocked CMOSM1DQM3CLKM4M2CLKVDDCL1
13、XCL2Master S t a g eM5M7CLKCLKM8M6VDDSlave S t a g e动态寄存器动态寄存器392022-8-17对时钟重叠不敏感M1DQM4M200VDDXM5M8M6VDD(a)(0-0)overlapM3M1DQM21VDDXM71M5M6VDD(b)(1-1)overlap数据数据D（0）可以传递到）可以传递到X（1），），但不会传递到但不会传递到Q数据数据D（1）可以传递到）可以传递到X（0），），但不会传递到但不会传递到Q（但有维持时间要求）（但有维持时间要求）!clkclk402022-8-17DQClkClk412022-8-17CLKGDVDD
14、M3M2M1CLKGVDDM6QM5M4CLKCLKGVDDXMPMN(a)reg i s t e r(b)gli t c h gen erati onCLKCLKG(c)gli t c h clo ck6.脉冲触发（脉冲触发（Pulsed)寄存器寄存器优点优点：晶体管数目少，：晶体管数目少，时钟负载小时钟负载小缺点缺点：设计验证复杂：设计验证复杂常用于高性能处理器常用于高性能处理器中中(TSPC)建立时间建立时间:0维持时间维持时间:脉冲宽度脉冲宽度延迟时间延迟时间:2INV422022-8-177.施密特触发器施密特触发器InOutVinVoutVOHVOLVMVM+电压传输特性曲线电压传
15、输特性曲线VTC类似类似于磁滞回线于磁滞回线对变化缓慢的输入信号输出对变化缓慢的输入信号输出信号能快速响应信号能快速响应 432022-8-17一般的反向器一般的反向器tvVM=VDD/2VinVoutVM442022-8-17一般的反向器一般的反向器tvVM=VDD/2VinVoutVM输出信号从输出信号从高高到到低低翻转的逻辑阈值翻转的逻辑阈值输出信号从输出信号从低低到到高高翻转的逻辑阈值翻转的逻辑阈值452022-8-17施密特触发器施密特触发器tvVMVinVoutVM+VMVM-VM+462022-8-17tVINVM+VM-施密特触发器施密特触发器tVOUT472022-8-17V
16、int0VM-VMtVoutt0+tpt施密特触发器可以有效抑制噪声施密特触发器可以有效抑制噪声482022-8-17用施密特触发器可以抑制噪声Vint0VM-VMtVoutt0+tpt492022-8-17CMOS Schmitt Trigger反相器的阈值取决于反相器的阈值取决于P管管和和N管的尺寸之比。管的尺寸之比。Vout为为0时，相当于时，相当于M4与与M2并联，为并联，为1时，相时，相当于当于M3与与M1并联，从并联，从而相当于改变了两管尺而相当于改变了两管尺寸之比。寸之比。VinM2M1VDDXVoutM4M3502022-8-17逻辑阈值与晶体管尺寸的关系1001010.80.
17、911.11.21.31.41.51.61.71.8MV (V)Wp/Wn0.25um晶体管晶体管VDD=2.5vPMOS大大NMOS大大512022-8-17Schmitt Trigger VTC2.5VX(V)VM2VM1Vin(V)Voltage-transfer characteristics with hysteresis.The effect of varying the ratio of thePMOS device M4.The width is k*0.5 m.m2.01.51.00.50.00.00.51.01.52.02.52.5Vx(V)k=2k=3k=4k=1Vin(V)2.01.51.00.50.00.00.51.01.52.02.5VXVinM2M1VDDXVoutM4M3010522022-8-17CMOS Schmitt Trigger(2)VDDVDDOutInM1M5M2XM3M4M6532022-8-17作业：作业：分析下面的电路工作原理，说明电路的作用分析下面的电路工作原理，说明电路的作用
