1、第第5 5章章 存储系统存储系统2022年8月12日星期五第1页 5.1 存储系统概述存储系统概述 5.2 半导体静态随机存储器半导体静态随机存储器 5.3 半导体动态随机存储器半导体动态随机存储器 5.4 只读存储器只读存储器 5.5 存储器与存储器与CPUCPU的连接的连接 5.6 存储器的工作时序存储器的工作时序第第5 5章章 存储系统存储系统2022年8月12日星期五第2页5.1 存储系统概述存储系统概述5.1.1 存储器的分类存储器的分类1按存储器在计算机中的作用和位置分类按存储器在计算机中的作用和位置分类（1）主存储器（内存）主存储器（内存）主机的组成部分主机的组成部分CPU通过系
2、统总线直接访问通过系统总线直接访问 存放正在使用或经常使用的程序和数据存放正在使用或经常使用的程序和数据 直接存取、容量小、速度快直接存取、容量小、速度快 容量受地址线条数限制容量受地址线条数限制 p随机存取存储器、只读存储器随机存取存储器、只读存储器 第第5 5章章 存储系统存储系统2022年8月12日星期五第3页（2）辅助存储器（外存）辅助存储器（外存）外部设备外部设备 CPU通过通过I/O接口进行访问接口进行访问 存放不常使用且需要长期保存的信息存放不常使用且需要长期保存的信息 存储的信息传送到内存中方可使用存储的信息传送到内存中方可使用 可长期保存数据、存储容量大可长期保存数据、存储容
3、量大速度慢速度慢p软磁盘、硬磁盘、磁盘组、磁带、光盘软磁盘、硬磁盘、磁盘组、磁带、光盘（3）缓冲存储器）缓冲存储器设置在两个访问速度不同的存储部件之间设置在两个访问速度不同的存储部件之间加快部件间的信息交换加快部件间的信息交换pcache第第5 5章章 存储系统存储系统2022年8月12日星期五第4页2按工作方式分类按工作方式分类（1）可读）可读/写存储器写存储器既可读出信息，又可写入信息的存储器既可读出信息，又可写入信息的存储器 p主存储器、磁盘和磁带主存储器、磁盘和磁带（2）只读存储器）只读存储器ROM（Read Only Memory）信息只能读出使用，不能进行写入信息只能读出使用，不能
4、进行写入 p半导体只读存储器、半导体只读存储器、CD-ROM光盘光盘 第第5 5章章 存储系统存储系统2022年8月12日星期五第5页3按存取方式分类按存取方式分类（1）RAM（Random Access Memory）随机从任何位置进行信息的存取随机从任何位置进行信息的存取 p半导体随机存储器、磁芯存储器半导体随机存储器、磁芯存储器（2）SAM（Sequential Access Memory）按某种顺序存取信息按某种顺序存取信息p磁带磁带（3）DAM（Direct Access Memory）直接定位存取直接定位存取 p软、硬磁盘、光盘软、硬磁盘、光盘 第第5 5章章 存储系统存储系统20
5、22年8月12日星期五第6页4按存储介质分类按存储介质分类（1）磁存储器）磁存储器采用磁性记录材料制造的存储器采用磁性记录材料制造的存储器（2）半导体存储器）半导体存储器采用半导体器件和技术制造的存储器采用半导体器件和技术制造的存储器（3）光存储器）光存储器采用激光技术控制访问的存储器采用激光技术控制访问的存储器 第第5 5章章 存储系统存储系统2022年8月12日星期五第7页5.1.2 存储系统的层次结构存储系统的层次结构 辅助软硬设备 主存 辅存 CPU 2Cache主存层次主存层次 辅助硬件 CPU Cache 主存 1主存主存辅存结构辅存结构衡量存储器的三个指标：容量、速度、价格位衡量
6、存储器的三个指标：容量、速度、价格位 第第5 5章章 存储系统存储系统2022年8月12日星期五第8页整体虚拟系统整体虚拟系统 辅助软硬设备 CPU 主存 辅存 Cache 辅助硬件 第第5 5章章 存储系统存储系统2022年8月12日星期五第9页5.1.3 存储器的基本组成存储器的基本组成地址寄存器地址译码器存储体读写驱动器数据寄存器地址总线数据总线时序控制电路由存储体、地址寄存器、地址译码器、读写驱动电由存储体、地址寄存器、地址译码器、读写驱动电路、数据寄存器以及时序控制电路等部件组成路、数据寄存器以及时序控制电路等部件组成 第第5 5章章 存储系统存储系统2022年8月12日星期五第10
7、页 Vcc T1 T2 T3 T4 T5 T6 T7 T8 A B D0 D0 I/O I/O Y选择线 X 选择线 静态存储电路 T T1 1截止截止 AA为为1 11 1TT2 2导通导通0 0B B为为0 0T T2 2截止为另一种稳态截止为另一种稳态5.2 半导体静态随机存储器半导体静态随机存储器(SRAM)5.2.1 SRAM的工作原理的工作原理基本存储电路如图示（基本存储电路如图示（6管）管）T1、T2：双稳态触发器：双稳态触发器T3、T4：负载管：负载管T5、T6：控制门：控制门T7、T8：控制管：控制管第第5 5章章 存储系统存储系统2022年8月12日星期五第11页1.写操作
8、写操作 Vcc T1 T2 T3 T4 T5 T6 T7 T8 A B D0 D0 I/O I/O Y选择线 X 选择线 静态存储电路 1 11 1写写1时，时，I/O1，I/O=0，T1截止截止T2饱和，即写饱和，即写1写写0时，时，I/O0，I/O=1，T2截止截止T1饱和，即写饱和，即写01 10 01 10 0Y7和和T8导通导通Y选择线提供高电平选择线提供高电平T5和和T6导通导通X选择线提供高电平选择线提供高电平第第5 5章章 存储系统存储系统2022年8月12日星期五第12页2.保存信息保存信息从从I/O线读出线读出A点的电平，点的电平，I/O线读出线读出B点的电平，点的电平，即
9、为读出信息即为读出信息上述电路使用管子多，所以位容量低，耗电量大上述电路使用管子多，所以位容量低，耗电量大不需要动态刷新，外围电路简单不需要动态刷新，外围电路简单 使使Y选择线为高电平，选择线为高电平，T7、T8导通导通使使X选择线为高电平，选择线为高电平，T5、T6导通导通3.读出操作读出操作当撤消选择信号后，当撤消选择信号后，T5、T6、T7、T8截止，写入的截止，写入的信息便保持在基本存储电路中信息便保持在基本存储电路中第第5 5章章 存储系统存储系统2022年8月12日星期五第13页5.2.2 SRAM结构结构 1 32 1 32 1 32 3232=1024 存储阵列 驱 动 器 X
10、 译 码 器 地 址 反 相 器 A0 A1 A2 A3 A4 I/O 电路 Y译码器 控制 电路 输入 读/写 选片 输出 驱动 输出 地址反相器 A5 A6 A7 A8 A9 第第5 5章章 存储系统存储系统2022年8月12日星期五第14页1存储体存储体一个基本存储电路表示一位二进制位一个基本存储电路表示一位二进制位 存储电路有规则的组合，就是存储体，即存储阵列存储电路有规则的组合，就是存储体，即存储阵列 2外围电外围电路路包括地址译码器、包括地址译码器、I/O电路、片选控制、输出驱电路、片选控制、输出驱动电路动电路3地址译码方地址译码方式式（1）单译码方式）单译码方式只有行方向的译码器
11、只有行方向的译码器（2）双译码方式）双译码方式行译码（行译码（X译码）和列译码（译码）和列译码（Y译码）译码）第第5 5章章 存储系统存储系统2022年8月12日星期五第15页（1）单译码方式）单译码方式 I/O 控制 地 址 译 码 A0 A1 An I/O 控制 写 读 写 读 写选通 读选通 第第5 5章章 存储系统存储系统2022年8月12日星期五第16页（2）双译码方式）双译码方式 Y1 Y32 X1 X32 1,1 32,1 1,32 32,32 Y 地 址 译 码 I/O X 地 址 译 码 A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 D D 此方式大幅度减少选择
12、线，这样可减少译码器的译此方式大幅度减少选择线，这样可减少译码器的译码输出，简化译码器的结构码输出，简化译码器的结构。行行列列第第5 5章章 存储系统存储系统2022年8月12日星期五第17页5.2.3 SRAM实例实例 CS 6464 存储矩阵 行 选 择 列 I/O 电路 列选择 输入 数据 控制 A3 A4 A5 A6 A7 A8 I/O1 I/O2 I/O3 I/O4 A0 A1 A2 A9 WE&I/O1I/O42114A0A9WECSVCCGND2114引脚逻辑图Intel 2114是是1K4位的静态位的静态RAM芯片，芯片，18引脚双列引脚双列直插式封装直插式封装。第第5 5章章
13、 存储系统存储系统2022年8月12日星期五第18页 Vcc T1 T2 T3 T4 T5 T6 T7 T8 A B D0 D0 I/O I/O Y选择线 X 选择线 6 管静态存储电路 5.3 半导体动态随机存储器半导体动态随机存储器(DRAM)5.3.1 DRAM的工作原理的工作原理利用栅极电容来存储信息利用栅极电容来存储信息动态动态RAM刷新刷新1四管动态基本存储电四管动态基本存储电路路6管电路中靠管电路中靠T1、T2栅栅极上的电荷来存储信息，极上的电荷来存储信息，通过通过T3、T4往往T1、T2补补充电荷充电荷 而而MOS的栅极绝缘的栅极绝缘 则则T3、T4可去掉，即成可去掉，即成4管
14、存储电路管存储电路第第5 5章章 存储系统存储系统2022年8月12日星期五第19页 C1 ED T1 T2 T5 T6 T7 T8 A B I/O I/O X 选线 ED 位线 ES C6 ES C5 ES C2 四管动态单元 即：即：第第5 5章章 存储系统存储系统2022年8月12日星期五第20页 写数据 T1 T2 T3 T4 写选线 读选线 ED 预充电 ES CD ES 读数据 刷新 三管动态单元 2三管动态基本存储电路三管动态基本存储电路基本存储电路所用的管子越少，芯片的位密度越高基本存储电路所用的管子越少，芯片的位密度越高将两个耦合管变成一个即构成将两个耦合管变成一个即构成3管
15、电路管电路读写选择线分开，读写数据线分开。读写选择线分开，读写数据线分开。（1）写入操作）写入操作写选线写选线=1，使，使T1导通导通写数据通过写数据通过T1送到送到T2的栅极的栅极（2）读出操作）读出操作 预充分布电容预充分布电容CD至至ED 读选线读选线=1，T3导通导通若原存若原存“1”，则，则T2导通导通CD通过通过T3、T2放电，读得放电，读得“0”p原存原存“0”，T2截止，截止，CD上电压不上电压不变，读得变，读得“1”第第5 5章章 存储系统存储系统2022年8月12日星期五第21页 T1 T2 Y选线 X 选线 刷新 放大 C I/O 单管动态单元 3单管动态基本存储电单管动
16、态基本存储电路路只有只有1个管子和个管子和1个电容个电容存放信息是何？存放信息是何？决定于电容中有无电荷决定于电容中有无电荷（1）写入操作）写入操作X、Y选线为高电平选线为高电平I/O线上的信息存到线上的信息存到C上上（2）读出操作）读出操作X、Y线为高电平线为高电平 读出信息读出信息（3）刷新）刷新 读出后立即写入读出后立即写入第第5 5章章 存储系统存储系统2022年8月12日星期五第22页5.3.2 DRAM实例实例2164A0A7RASVCCGNDCASWEDINDOUT21642164引脚逻辑图引脚逻辑图 128128 存储矩阵 128128 存储矩阵 1/128行译码器 128 读
17、出放大 128 读出放大 128 读出放大 128 读出放大 128128 存储矩阵 128128 存储矩阵 1/128行 译码器 1/128列译码器 1/128列译码器 8 位 地 址 锁 存 器 A0|A7 行时钟 缓冲器 列时钟 缓冲器 写允许时钟缓冲器 数据输入 缓冲器 4 选 1 I/O 门 输出 缓冲器 CAS WE DIN RAS DOUT Intel 2164是是64K1的动态的动态RAM芯片芯片 第第5 5章章 存储系统存储系统2022年8月12日星期五第23页5.4 只读存储器（只读存储器（ROM）一旦写入，在掉电时也不会丢失一旦写入，在掉电时也不会丢失！正常使用时，只能读
18、出正常使用时，只能读出 结构简单，位密度高，非易失性，可靠性高结构简单，位密度高，非易失性，可靠性高掩膜型掩膜型ROM：厂家写入信息：厂家写入信息可编程可编程ROMPROM：用户一次写入：用户一次写入可擦除可编程可擦除可编程ROMEPROM：用特殊手段擦除，：用特殊手段擦除，然后可重新多次写入然后可重新多次写入 电可擦除可编程电可擦除可编程ROME2PROM ：用电方式进行：用电方式进行在线擦除在线擦除 第第5 5章章 存储系统存储系统2022年8月12日星期五第24页5.4.1 掩膜型掩膜型ROM（Read Only Memory）TX选线选线I/O线线TX选线选线I/O线线TX选线选线I/
19、O线线X选择线与选择线与I/O线之间有存储管线之间有存储管T则存则存“0”，无存储，无存储管管T则存则存“1”，或反之，或反之。其基本存储电路可由二极管、晶体管、其基本存储电路可由二极管、晶体管、MOS管构成管构成第第5 5章章 存储系统存储系统2022年8月12日星期五第25页典型的复合译码的典型的复合译码的MOS型型ROM结构结构 X译译码码器器Y 译译 码码 器器Am+1 Am+2 AnA0A1AmE第第5 5章章 存储系统存储系统2022年8月12日星期五第26页5.4.2 可编程可编程ROM-PROM(Programmable ROM)TX选线选线I/O线线TX选线选线I/O线线熔丝
20、熔丝熔丝熔丝出厂时芯片的每个单元均有熔丝连通出厂时芯片的每个单元均有熔丝连通 用户写入信息时，由特殊电路将存放用户写入信息时，由特殊电路将存放“0”的单元通的单元通以大电流使熔丝熔断，存以大电流使熔丝熔断，存“1”的单元保持通态的单元保持通态由二极管矩阵组成，或由由二极管矩阵组成，或由MOS管或三极管矩阵组成管或三极管矩阵组成 第第5 5章章 存储系统存储系统2022年8月12日星期五第27页5.4.3 可擦除可编程可擦除可编程ROM-EPROM(Erasable PROM)T 浮空栅 场效应管 N 型基区 P+P+S D 浮空栅极 字线 位线 写入：写写入：写0的单元的单元D、S间加高压，电
21、荷注入栅极，间加高压，电荷注入栅极，形成栅极电场，形成栅极电场，D、S导通。写导通。写1的单元不变。的单元不变。浮空栅场效应管代替浮空栅场效应管代替PROM存储单元中的熔丝存储单元中的熔丝1基本存储电基本存储电路路+擦除：紫外线照射，栅极电荷泄放。擦除：紫外线照射，栅极电荷泄放。第第5 5章章 存储系统存储系统2022年8月12日星期五第28页2EPROM实例实例 A12-0 CE PGM OE D7-0 VPP VCC GND Intel 2764 引脚逻辑图 VCCVPP D7D0读方式读方式+5V+5V00输出输出编程方式编程方式+5V+25V1正脉冲正脉冲输入输入检验方式检验方式+5V
22、+25V00输出输出备用方式备用方式+5V+5V1高阻高阻CEPGM工作方式：读方式、编程方工作方式：读方式、编程方式、检验方式、备用方式式、检验方式、备用方式 第第5 5章章 存储系统存储系统2022年8月12日星期五第29页(1)读方式读方式 A12-0CED7-0地址有效读出数据CE、PRG有效有效 VCC=VPP=+5V 第第5 5章章 存储系统存储系统2022年8月12日星期五第30页(2)编程方式编程方式 A12-0 CE D7-0 地址 N 读出数据 PGM 编程方式 检验方式 地址 N+1 输入数据(3)检验方式检验方式VCC=+5V、VPP=+25V，CE无效无效地址、数据先
23、有地址、数据先有效，再使编程效，再使编程脉冲有效脉冲有效总是与编程方式配合使用，在每次写入总是与编程方式配合使用，在每次写入1数据后，紧数据后，紧接着读出，进行检查，看写入的是否正确接着读出，进行检查，看写入的是否正确 第第5 5章章 存储系统存储系统2022年8月12日星期五第31页5.4.4 电可擦除可编程电可擦除可编程ROME2PROM（Electrically Erasable Programmable ROM）存储单元是采用两极浮空栅存储单元是采用两极浮空栅 在第二栅极与漏极之间电压在第二栅极与漏极之间电压VG的作用下使电荷流向的作用下使电荷流向第一栅极，起编程作用第一栅极，起编程作
24、用 反向加反向加VG使电荷从浮空栅极上泄漏，起擦除作用使电荷从浮空栅极上泄漏，起擦除作用 四种工作方式：读方式、写方式、字节擦除方式、四种工作方式：读方式、写方式、字节擦除方式、整体擦除方式整体擦除方式 第第5 5章章 存储系统存储系统2022年8月12日星期五第32页E2PROM芯片芯片Intel 2815各种工作方式下的信号电平各种工作方式下的信号电平 VCCVPPD7-D0读方式读方式+5V+5V00输出输出写方式写方式+5V+21V11输入输入字节擦除方式字节擦除方式+5V+21V01高阻高阻整体擦除方式整体擦除方式+5V+21V0+915V高阻高阻CEOE第第5 5章章 存储系统存储
25、系统2022年8月12日星期五第33页5.4.5 闪速存储器（闪速存储器（Flash Memory）属于属于E2PROM类型类型，能长期保存存储信息，能长期保存存储信息可快速进行电擦除可快速进行电擦除 结构简单结构简单 高密度、成本低、体积小高密度、成本低、体积小 可擦写几十万次可擦写几十万次 比比DRAM速度较慢速度较慢 是一种理想的文件存储介质是一种理想的文件存储介质 第第5 5章章 存储系统存储系统2022年8月12日星期五第34页IO/MRDWR 5.5 存储器与存储器与CPU的连接的连接5.5.1 在存储器与在存储器与CPU连接中要考虑的问题连接中要考虑的问题（1）CPU的总线负载能
26、力的总线负载能力CPU总线直流负载能力为一个总线直流负载能力为一个TTL负载负载（2）CPU的时序和存储器存储时序之间的配合的时序和存储器存储时序之间的配合CPU时序固定，作为选择存储器的依据时序固定，作为选择存储器的依据（3）存储器地址分配和片选控制）存储器地址分配和片选控制确定所构成的存储器占整个存储空间的哪一部分确定所构成的存储器占整个存储空间的哪一部分（4）控制信号的连接）控制信号的连接第第5 5章章 存储系统存储系统2022年8月12日星期五第35页5.5.2 RAM与与CPU的连接的连接用多个存储芯片构成大容量存储器，要分成若用多个存储芯片构成大容量存储器，要分成若干组，每组有多个
27、芯片。具体考虑方法如下：干组，每组有多个芯片。具体考虑方法如下：设用设用kj位的存储芯片，构成位的存储芯片，构成mn位的存储器位的存储器则：分组数则：分组数=m/k，称为字方向扩展。，称为字方向扩展。每组芯片数每组芯片数=n/j，称为位方向扩展。，称为位方向扩展。需用总芯片数需用总芯片数=组数组数每组片数。每组片数。【例例1】用用2K4位的存储芯片，构成位的存储芯片，构成16K8位的存储器位的存储器分组数分组数=16K/2K=8组，每组芯片数组，每组芯片数=8/4=2片片需总芯片数需总芯片数=82=16片片【例例2】用用16K1位的存储芯片，构成位的存储芯片，构成64K8位的存储器位的存储器分
28、组数分组数=64K/16K=4组，每组芯片数组，每组芯片数=8/1=8片片需总芯片数需总芯片数=48=32片片第第5 5章章 存储系统存储系统2022年8月12日星期五第36页（1）用）用1K1位的静态位的静态RAM芯片组成芯片组成4K8位的位的RAM用多片存储芯片构成较大容量存储器的方法用多片存储芯片构成较大容量存储器的方法位并联（位扩展）位并联（位扩展）地址串联（字扩展）地址串联（字扩展）对于对于1K1位的位的RAM组成组成4K8位的位的RAM每片每片1K1位，连接一位数据线，位，连接一位数据线，8片一组，连片一组，连接接8位位，即位扩展，每组的地址相同，即位扩展，每组的地址相同则每组容量
29、为则每组容量为1K8位，位，4组组成组组成4K8位（字扩位（字扩展）展）共需共需4832片片第第5 5章章 存储系统存储系统2022年8月12日星期五第37页用用1K1的存储芯片组成的存储芯片组成4K8RAM 译 码 1 2 8 25 26 32 A11 A10 WE D0 D1 D7 A09 p4组，组，4根选择线。根选择线。A10A11地址译码输出地址译码输出4根选择线根选择线p1K=210，10根地址线根地址线A0A9。第第5 5章章 存储系统存储系统2022年8月12日星期五第38页（2）用）用2114构成构成4K8的的RAM A11 A10 M/IO A9-0 CPU WR D7-0
30、 CE WE D7-4 CE WE D3-0 CE WE D7-4 CE WE D3-0 CE WE D7-4 CE WE D3-0 CE WE D7-4 CE WE D3-0 译 码 每组两片，组成每组两片，组成8位，需要位，需要4组组p2114为为1K4位的静态位的静态RAM 第第5 5章章 存储系统存储系统2022年8月12日星期五第39页即：即：A11A10 A9 A8.A0 组别组别 地址地址 0 0 0 0 0 0 0 0 0 0 0 1 0000H 0 0 1 1 1 1 1 1 1 1 1 03FFH 0 1 0 0 0 0 0 0 0 0 0 2 0400H 0 1 1 1
31、1 1 1 1 1 1 1 07FFH 1 0 0 0 0 0 0 0 0 0 0 3 0800H 1 0 1 1 1 1 1 1 1 1 1 0BFFH 1 1 0 0 0 0 0 0 0 0 0 4 0C00H 1 1 1 1 1 1 1 1 1 1 1 0FFFH各组低位地址相同，高位地址译码选择某组芯片各组低位地址相同，高位地址译码选择某组芯片多组芯片构成存储器，各组分别由不同的地址译码多组芯片构成存储器，各组分别由不同的地址译码信号进行选择，所以各组所占的地址空间不同信号进行选择，所以各组所占的地址空间不同 1地址空间分地址空间分配配可见每组高位可见每组高位地址不变地址不变第一组第一
32、组第二组第二组第三组第三组第四组第四组低位地址从全低位地址从全0变为全变为全15.5.3 地址空间分配与片选译地址空间分配与片选译码码第第5 5章章 存储系统存储系统2022年8月12日星期五第40页控制端：控制端：G1高电平高电平G2A和和G2B低电平时有效低电平时有效1 162 153 144 135 126 117 108 9ABCG2AG2BG1Y7GNDVCCY0Y1Y2Y3Y4Y5Y674LS138引脚图输入端：输入端：C、B、A输出端：输出端：Y0Y7如如3-8译码器译码器74LS1382地址译地址译码码低位地址线连接到片内地址线低位地址线连接到片内地址线高位地址线通过译码电路产
33、生片选信号高位地址线通过译码电路产生片选信号译码电路可选用门电路构成，也可用译码器译码电路可选用门电路构成，也可用译码器 第第5 5章章 存储系统存储系统2022年8月12日星期五第41页74LS138译码器的真值表译码器的真值表 G1 G2A G2BC B A译码器输出有效译码器输出有效1 0 00 0 0Y01 0 00 0 1Y11 0 00 1 0Y21 0 00 1 1Y31 0 01 0 0Y41 0 01 0 1Y51 0 01 1 0Y61 0 01 1 1Y7非上述情况非上述情况 输出全为输出全为1，无效，无效第第5 5章章 存储系统存储系统2022年8月12日星期五第42页
34、译码方式译码方式 有全译码方式和部分译码方式。有全译码方式和部分译码方式。（1）全译码方式）全译码方式除接到片内的低位地址线外，其余所有的高位地除接到片内的低位地址线外，其余所有的高位地址线都参加译码，产生片选信号址线都参加译码，产生片选信号。译码电路复杂译码电路复杂 译码输出唯一译码输出唯一（2）部分译码方式）部分译码方式除了片内地址线外，需要几条片选信号就译码产除了片内地址线外，需要几条片选信号就译码产生几条，剩下的地址线不参加译码生几条，剩下的地址线不参加译码。存储单元地址不唯一存储单元地址不唯一 第第5 5章章 存储系统存储系统2022年8月12日星期五第43页5.5.4 动态存储器与
35、动态存储器与CPU的连接的连接 A5-0 地址 多路 片选 译码 模块选择 D7-D0 CE OE CE OE CE OE CE OE CE OE CE OE CE OE CE OE 刷新 计数 刷新时序 A11-6 A5-0 C P U D7-D4 D7-D4 D7-D4 D7-D4 D3-D0 D3-D0 D3-D0 D3-D0 正常读写时正常读写时刷新时刷新时OE无效无效只刷新只刷新不读出不读出所有所有CE有效有效连接与静态存储器的连接类连接与静态存储器的连接类似似必须考虑刷新的问题必须考虑刷新的问题第第5 5章章 存储系统存储系统2022年8月12日星期五第44页5.5.5 综合举例综
36、合举例 CE 6116 OE WE CE 2732 OE G1 Y7 G2 A Y6 Y5 Y4 G2B Y3 Y2 C Y1 B Y0 A 74LS138 CE 2732 OE CE 6116 OE WE&A10-0 A10-0 1 1 A11 A11-0 A11-0 M/IO A19 A18 A17 A16 A15 A14 A13 A12 A11-0 D7-0 RD WR 1 全译码方式全译码方式由由6116（2K8位）组成位）组成4K8的的RAM子系统子系统 由由2732（4K8位）组成位）组成8K8的的ROM子系统子系统 第第5 5章章 存储系统存储系统2022年8月12日星期五第45
37、页5.6 存储器的工作时序存储器的工作时序在设计存储器时：在设计存储器时：根据要求选择合适的存储器芯片根据要求选择合适的存储器芯片考虑考虑CPU的读写时序和存储器的时序配合问题的读写时序和存储器的时序配合问题5.6.1 存储器对读写周期的时序要求存储器对读写周期的时序要求关键是存储器的读取时间和写入时间关键是存储器的读取时间和写入时间第第5 5章章 存储系统存储系统2022年8月12日星期五第46页1存储器的读周期存储器的读周期 tCO tA地址CS数据输出 tRC tCXTATCO t 地址 CS 数据 tc t WE 2存储器的写周存储器的写周期期第第5 5章章 存储系统存储系统2022年
38、8月12日星期五第47页5.6.2 8086对存储器的读写时序对存储器的读写时序 T1 T2 T3 TW T4 CLK M/IO AD15-0 BHE ALE RD 1.存储器读周期时存储器读周期时序序8086的周期的周期T1T4必须大于必须大于tRC，否则插入，否则插入TW。CS在地址信号有效后不超过在地址信号有效后不超过tAtCO时间内有效时间内有效第第5 5章章 存储系统存储系统2022年8月12日星期五第48页 T1 T2 T3 TW T4 CLK M/IO AD15-0 ALE WR 2.存储器写周期时存储器写周期时序序地址有效时间大于存储器的写周期时间地址有效时间大于存储器的写周期时间tWC地址信号有效后地址信号有效后tAW时间有效时间有效写与片选信号同时有效时间应大于写与片选信号同时有效时间应大于tW
