Altera可编程逻辑器件课件.ppt

1、(最新整理)Altera可编程逻辑器件12021/7/26第第2 2章章 AlteraAltera可编程逻辑器件可编程逻辑器件 第第2章章 Altera可编程逻辑器件可编程逻辑器件 2.1 Altera产品概述产品概述 2.2 FLEX系列系列 2.3 MAX系列系列 2.4 APEX系列系列 2.5 Mercury系列系列 2.6 Excalibur系列系列 2.7 Stratix系列系列 2.8 其它其它PLD公司及其产品简介公司及其产品简介 第第2 2章章 AlteraAltera可编程逻辑器件可编程逻辑器件 2.1 Altera产品概述产品概述 2.1.1 Altera PLD的特点

2、Altera的CPLD器件具有良好的性能、极高的密度和非常大的灵活性，除了具有一般PLD的特点外，还具有改进的结构、先进的处理技术、现代化的开发工具以及多种宏功能模块可选用等优点。第第2 2章章 AlteraAltera可编程逻辑器件可编程逻辑器件 1)高性能 高性能体现在技术和结构上，Altera器件采用铜铝布线的先进CMOS技术，具有非常低的功耗和相当高的速度，而且采用连续式互连结构，提供快速的、连续的信号延时。第第2 2章章 AlteraAltera可编程逻辑器件可编程逻辑器件 2)高密度逻辑集成 设计者总是寻求尽可能高的逻辑集成度，将更多的逻辑集成进更少的器件中来缩小印制板的尺寸和降低

3、成本。具有高集成能力的PLD提供了优秀的解决方案。Altera器件密度从300门到400万门，能很容易地集成现有的各种逻辑器件，包括小规模及大规模标准逻辑器件、PLD、FPGA或ASIC。高集成能力的PLD提供更高的系统性能，更高的可靠性，更低的成本。第第2 2章章 AlteraAltera可编程逻辑器件可编程逻辑器件 3)高性能价格比 Altera不断努力改进产品的开发和制造工艺，10多年的经验积累使其处理技术和制造流程高度有效，使Altera能够有效地提供高性能价格比的可编程逻辑器件。Altera的PLD的成本与门阵列相当。第第2 2章章 AlteraAltera可编程逻辑器件可编程逻辑器

4、件 4)短的开发周期 对许多设计工程师来说，时间是最宝贵的资源，Altera的快速、直观、易于使用的MAX+PLUS和Quartus软件能够极大地缩短开发周期。使用MAX+PLUS和Quartus软件设计输入、处理、校验以及器件编程一共仅需几个小时，一天内可完成几个完全的设计。第第2 2章章 AlteraAltera可编程逻辑器件可编程逻辑器件 Altera与其它EDA制造商紧密合作，在MAX+PLUS和Quartus软件中集成了另外的工业标准设计输入、综合、校验工具，如由Cadence、Exemplar Logic、Mentor Graphics、Synopsys、Synplicity和Vi

5、ewlogic提供的软件。图2.1说明了用MAX+PLUS和Quartus设计10万门逻辑的一个典型开发周期。第第2 2章章 AlteraAltera可编程逻辑器件可编程逻辑器件 图 2.1 用Altera器件设计10万门逻辑的一个典型开发周期少于1小时5 30分钟2小时少于2分钟设计思想设计输入设计处理设计仿真器件编程系统测试第第2 2章章 AlteraAltera可编程逻辑器件可编程逻辑器件 5)对器件优化的IP解决方案 Altera提供已经做好的，经过预先测试并优化了的IP宏功能模块（Megafunctions），允许设计人员在一个器件中快速实现一定的功能而不必从基础的设计做起，宏功能模

6、块大大地提高了设计效率。Altera提供开发板，因此可以在设计开始时就进行应用软件的开发，硬件设计人员也能使用这些开发板快速有效地验证IP的功能。第第2 2章章 AlteraAltera可编程逻辑器件可编程逻辑器件 6)在线可编程 MAX9000、MAX7000、MAX7000A、MAX7000B和MAX3000A系列器件具有在线可编程性，简化了样品设计开发过程及流水线生产过程，提高了设计的灵活性，并且能够快速有效地对产品进行现场升级。Altera的ISP使用IEEE1149.1标准的JTAG（Joint Action Test Group）测试端口，允许对器件进行编程，并可以对印刷电路板（P

7、CB）进行功能测试。第第2 2章章 AlteraAltera可编程逻辑器件可编程逻辑器件 2.1.2 Altera器件系列 Altera的PLD器件现包括APEX20K、APEX、Excalibur、Mercury、Stratix、ACEX1K、FLEX10K、FLEX8000、FLEX6000、MAX9000、MAX7000、MAX3000和Classic系列。灵活逻辑单元矩阵FLEX（Flexible Logic Element MatriX）器件采用查找表（LUT）结构来实现逻辑功能，而多阵列矩阵MAX（Multiple Array MatriX）和Classic采用“与”可编程“或”固

8、定的乘积项（product term）结构。第第2 2章章 AlteraAltera可编程逻辑器件可编程逻辑器件 先进可编程逻辑矩阵（APEX）的结构特征是查找表（LUT）和嵌入式寄存器，Mercury系列基于查找表结构，其特征是具有时钟数据恢复和一个性能优化的核，Excalibur的结构特征是基于ARM和基于MIPS的硬核微处理器。每种器件系列针对具体的应用都有各自的特点。所有Altera的CPLD器件均采用CMOS工艺，其中一些系列经过改进，已采用了更为先进的工艺技术，嵌入了大量的RAM块。其器件结构演变示意图如图2.2所示，其器件性能对照如表2.1所示。第第2 2章章 AlteraAlt

9、era可编程逻辑器件可编程逻辑器件 图 2.2 Altera的CPLD结构演变示意图 Classic MAX5000 MAX7000 MAX3000 ACEX1K FLEX10K FLEX8000 FLEX6000 MAX9000 APEX20K APEXII Mercury Excalibur 全局连线 可编程连线阵列 增强型可编程连线阵列 FastTrack 快速通道互连 FastTrack 高级快速通道互连 第第2 2章章 AlteraAltera可编程逻辑器件可编程逻辑器件 表2.1 Altera器件性能对照表 第第2 2章章 AlteraAltera可编程逻辑器件可编程逻辑器件 第第

10、2 2章章 AlteraAltera可编程逻辑器件可编程逻辑器件 2.2 FLEX系列系列 2.2.1 FLEX10K系列 1.概述 FLEX10K是工业界第一个嵌入式的可编程逻辑器件，采用可重构的CMOS SRAM工艺，把连续的快速通道互连与独特的嵌入式阵列结构相结合，同时也结合了众多可编程器件的优点来完成普通门阵列的宏功能。第第2 2章章 AlteraAltera可编程逻辑器件可编程逻辑器件 由于其具有高密度、低成本、低功率等特点，所以脱颖而出成为当今Altera PLD中应用最好的器件系列。其集成度已达到25万门。它能让设计人员轻松地开发出集存储器、数字信号处理器及特殊逻辑包括32位多总

11、线系统等强大功能于一身的芯片。到目前为止，已经推出了FLEX10K、FLEX10KA、FLEX10KV、FLEX10KE等分支系列。第第2 2章章 AlteraAltera可编程逻辑器件可编程逻辑器件 FLEX10K结构类似于嵌入式门阵列，是门阵列市场中成长最快的器件。像标准门阵列一样，嵌入式门阵列采用一般的门海（sea of gates）结构实现普通逻辑，因此，在实现大的特殊逻辑时会有潜在死区。与标准门阵列相比，嵌入式门阵列通过在硅片中嵌入逻辑块的方法来减少死区，提高速度。然而，典型的嵌入式宏功能模块通常是不能改变的，这就限制了设计人员的选择。相反，FLEX10K器件是可编程的，在调试时它允

12、许设计人员全面控制嵌入式宏功能模块和一般的逻辑，可以方便地反复修改设计。第第2 2章章 AlteraAltera可编程逻辑器件可编程逻辑器件 每个FLEX10K器件包含一个嵌入式阵列和一个逻辑阵列。嵌入式阵列用来实现各种存储器及复杂的逻辑功能，如数字信号处理、微控制器、数据传输等。逻辑阵列用来实现普通逻辑功能，如计数器、加法器、状态机、多路选择器等。嵌入式阵列和逻辑阵列结合而成的嵌入式门阵列的高性能和高密度特性，使得设计人员可在单个器件中实现一个完整的系统。FLEX10K器件的配置通常是在系统上电时，通过存储于一个串行PROM中的配置数据或者由系统控制器提供的配置数据来完成。第第2 2章章 A

13、lteraAltera可编程逻辑器件可编程逻辑器件 Altera提供EPC1、EPC2、EPC16和EPC1441等配置用的PROM器件，配置数据也能从系统RAM和BitBlaster串行下载电缆或ByteBlasterMV并行下载电缆获得。对于配置过的器件，可以通过重新复位器件、加载新数据的方法实现在线可配置（ICR,In Circuit Reconfigurability）。由于重新配置要求少于320 ms，因此可在系统工作时实时改变配置。FLEX10K器件由MAX+PLUS开发软件支持。第第2 2章章 AlteraAltera可编程逻辑器件可编程逻辑器件 2.FLEX10K器件系列的特点

14、 (1)FLEX10K是工业界第一种嵌入式的PLD器件系列，具有实现宏功能的嵌入式阵列（例如实现高效存储器和特殊的逻辑功能）和实现普通功能的逻辑阵列，可提供可编程单芯片系统(SOPC)集成。(2)高密度：1万25万个可用门。高达40960位内部RAM（每个EAB有2048位），所有这些都可在不减少逻辑能力的情况下使用。第第2 2章章 AlteraAltera可编程逻辑器件可编程逻辑器件 (3)系统级特点：支持多电压接口；在FLEX10KA器件中允许输入的引脚电压为5.0 V，在FLEX10KB器件中允许输入的引脚电压为3.3 V和5.0 V；低功耗（维持状态小于0.5 mA）；遵守PCI总线规

15、定；内带JTAG边界扫描测试电路；器件采用先进的工艺制造并可在2.5 V、3.3 V、5.0 V电源电压下工作。所有器件都100%经过功能测试。第第2 2章章 AlteraAltera可编程逻辑器件可编程逻辑器件 (4)灵活的内部连接：快速、可预测连线延时的快速通道（Fast Track）连续式布线结构；实现快速加法器、计数器和比较器的专用进位链；实现高速、多输入逻辑函数的专用级联链；实现内部三态总线的三态模拟；多达六个全局时钟信号和四个全局清除信号。第第2 2章章 AlteraAltera可编程逻辑器件可编程逻辑器件 (5)强大的I/O引脚功能：每个引脚都有一个独立的三态输出使能控制及漏极开

16、路配置选项（Open drain option）；可编程输出电压的摆率控制，可以减小开关噪声。FLEX10KA、FLEX10KE、FLEX10KS器件支持热拔插。(6)多种封装方式：用户可任意选择84600引脚的各种封装。封装形式有PLCC、TQFP、PQFP、RQFP、PGA、BGA等，同一种封装中的各种FLEX10K系列器件的引脚相兼容。表2.2列出了FLEX10K系列典型器件的性能对照。第第2 2章章 AlteraAltera可编程逻辑器件可编程逻辑器件 表2.2 FLEX10K系列典型器件性能对照表第第2 2章章 AlteraAltera可编程逻辑器件可编程逻辑器件 3.功能描述 FL

17、EX10K系列器件主要由嵌入式阵列块、逻辑阵列块、快速通道（FastTrack）互连和I/O单元四部分组成。嵌入式阵列由一系列嵌入式阵列块（EAB）构成。当用来实现有关存储器功能时，每个EAB提供2048位用来构造RAM、ROM、FIFO或双口RAM等功能。当用来实现乘法器、微控制器、状态机以及DSP等复杂逻辑时，每个EAB可以贡献100到600个门。EAB可以单独使用，也可组合起来使用。第第2 2章章 AlteraAltera可编程逻辑器件可编程逻辑器件 逻辑阵列由一系列逻辑阵列块（LAB）构成。每个LAB包含八个LE和一些局部互连，每个LE含有一个四输入查找表（LUT）、一个可编程触发器、

18、进位链和级联链。八个LE可以构成一个中规模的逻辑块，如八位计数器、地址译码器和状态机。多个LAB组合起来可以构成更大的逻辑块。每个LAB代表大约96个可用逻辑门。器件内部信号的互连和器件引脚之间的信号互连由快速通道（FastTrack）连线提供，FastTrack互连是一系列贯通器件长、宽的快速连续通道。第第2 2章章 AlteraAltera可编程逻辑器件可编程逻辑器件 FLEX10K系列器件的I/O引脚由一些I/O单元（IOE）驱动。IOE位于快速通道的行和列的末端，每个IOE有一个双向I/O缓冲器和一个既可作输入寄存器也可作输出寄存器的触发器。当I/O引脚作为专用时钟引脚时，这些寄存器提

19、供特殊的性能。当作为输入时，可提供少于1.6 ns的建立时间；而作为输出时，这些寄存器可提供少于5.3 ns的时钟到输出延时。IOE还具有许多特性，如JTAG编程支持、摆率控制、三态缓冲和漏极开路输出等。第第2 2章章 AlteraAltera可编程逻辑器件可编程逻辑器件 FLEX10K器件的结构如图2.3所示。由图可以看出，一组LE构成一个LAB，LAB是排列成行和列的，每一行也包含了一个EAB。LAB和EAB是由快速通道连接的，IOE位于快速通道连线的行和列的两端。第第2 2章章 AlteraAltera可编程逻辑器件可编程逻辑器件 图 2.3 FLEX10K器件的结构 IOEIOEIOE

20、IOEIOEIOEIOEIOE嵌入式阵列块I/O单元（IOE）EABEAB列连线带IOEIOEIOEIOE行连线带IOEIOEIOEIOE逻辑阵列逻辑阵列块逻辑单元局部连线IOEIOEIOEIOEIOEIOEIOEIOEIOEIOEIOEIOE嵌入式阵列块逻辑阵列第第2 2章章 AlteraAltera可编程逻辑器件可编程逻辑器件 FLEX10K器件还提供了六个专用输入引脚，这些引脚用来驱动触发器的控制端，以确保控制信号高速、低偏移（少于1.5 ns）、有效地分配。这些信号使用了专用的布线支路，以便具有比快速通道更短的延迟和更小的偏移。专用输入中的四个输入引脚可用来驱动全局信号，这四个全局信号

21、也能由内部逻辑驱动，它为时钟分配或产生用以清除器件内部多个寄存器的异步清除信号提供了一个理想的方法。第第2 2章章 AlteraAltera可编程逻辑器件可编程逻辑器件 1）嵌入式阵列（EAB）EAB是在输入输出口上带有寄存器的灵活RAM块，它用于实现一般阵列宏（Mega）功能。因其大而灵活，EAB也适用于实现像乘法器、矢量定标器和错误校正电路等功能。这些功能结合在一起可实现数字滤波器和微控制器等。EAB的逻辑功能是在配置期间，用只读模式对EAB编程产生一个大型LUT来实现。使用查找表实现组合逻辑要比一般算法快，EAB的快速时间通道使这一先进特性得到进一步加强。第第2 2章章 AlteraAl

22、tera可编程逻辑器件可编程逻辑器件 EAB的大容量使得设计人员在同一级逻辑中实现复杂逻辑功能时，对LE或FPGA RAM块的连接不存在布线延时。例如，单个EAB可以实现一个带有8输入和8输出的44乘法器，而参数化功能模块(如LPM功能块)能自动利用EAB的优点。第第2 2章章 AlteraAltera可编程逻辑器件可编程逻辑器件 EAB的优点超过FPGA：FPGA用小阵列分布式RAM块实现板级RAM功能，这些RAM块尺寸增大时其延时难以预测；此外，FPGA RAM块一般存在布线问题，因为小的RAM块必须连接在一起来形成大的RAM块，相比之下，EAB可以用来实现较大的专用RAM块，消除了相关的

23、时序问题和布线问题。第第2 2章章 AlteraAltera可编程逻辑器件可编程逻辑器件 EAB能用来实现同步RAM，同步RAM比异步RAM更容易使用，因为使用异步RAM电路时，必须产生写使能（WE）信号，并确保数据和地址信号满足相对WE信号的建立和保持时间。相比之下，EAB的同步RAM产生自己的WE信号和与全局时钟匹配的自定时信号。这种自定时RAM电路，只要求满足全局时钟的建立和保持时间。第第2 2章章 AlteraAltera可编程逻辑器件可编程逻辑器件 EAB用作RAM时，每个EAB能配置成2568，5124，10242或20481等尺寸。更大的RAM可由多个EAB结合在一起组成。例如，

24、两个2568的RAM块可组成一个25616的RAM，两个5124的RAM可组成一个5128的RAM，如图2.4所示。第第2 2章章 AlteraAltera可编程逻辑器件可编程逻辑器件 图 2.4 FLEX10K器件的EAB组成RAM的方法2568512410242204812568256825616512451245128第第2 2章章 AlteraAltera可编程逻辑器件可编程逻辑器件 如果需要，一个器件中所有的EAB可级联成一个单一的RAM。EAB能级联形成多达2048字的RAM块而不影响时序。Altera的软件能自动组合EAB，形成设计人员指定的RAM。EAB对驱动和控制时钟信号提供

25、了灵活的选项，EAB的输入和输出可以使用不同的时钟。寄存器能被独立地插入到数据输入、EAB输出或地址以及WE输入部分中。写使能信号WE可以用全局时钟信号或本地互连信号驱动。EAB时钟信号可使用全局信号、专用时钟引脚及EAB局部互连驱动。因为LE驱动EAB局部互连，所以LE能控制WE信号或EAB时钟信号。第第2 2章章 AlteraAltera可编程逻辑器件可编程逻辑器件 每个EAB含有一个行互连馈入端，EAB的输出同时驱动行互连通道和列互连通道。每个EAB的输出能同时驱动两个行互连通道和两个列互连通道，未用的通道可由其它LE驱动。这一特性增加了EAB输出的可用布线资源，如图2.5所示。2.5

26、V、0.25 m的FLEX10KE器件进一步增强了FLEX10K系列的性能。用FLEX10KE设计的3.3 V PCI比用FLEX10KA设计的平均快20%30%。FLEX10KE器件还能实现高效双端口RAM。第第2 2章章 AlteraAltera可编程逻辑器件可编程逻辑器件 图 2.5 FLEX10K器件嵌入式阵列（EAB）DQDQDQ数据输入数据输出地址RAM/ROM256851241024220481写使能DQ2,4,8,16242,4,8,1688,4,2,18,9,10,11列连线带行连线带芯片级复位专用输入与全局信号EAB局部互连注：EPF10K10，EPF10K10A，EPF1

27、0K20，EPF10K30，EPF10K30A，EPF10K40，EPF10K50，EPF10K50V 器件有22个EAB局部连线；EPF10K70，EPF10K100，EPF10K100A，EPF10K130V，EPF10K250A器件有26个EAB局部连线。第第2 2章章 AlteraAltera可编程逻辑器件可编程逻辑器件 2）逻辑阵列块（LAB）LAB由八个LE以及它们的进位链、级联链、LAB控制信号与LAB局部互连组成。LAB为FLEX10K器件提供“粗颗粒”结构，容易实现高速布线，不但能提高器件利用率，还能提高器件性能。FLEX10K器件的LAB结构如图2.6所示。第第2 2章章

28、AlteraAltera可编程逻辑器件可编程逻辑器件 图 2.6 FLEX10K器件的LAB结构进位输出与级联输出28444444444LAB控制信号LAB局部连线专用输入与全局信号行连线带16824168列到行连线带列连线带LE1LE2LE3LE4LE5LE6LE7LE846LAB到行和列的互连进位输出与级联输出24第第2 2章章 AlteraAltera可编程逻辑器件可编程逻辑器件 每个LAB为八个LE提供四个反向可编程的控制信号。其中的两个可以用作时钟，另外两个用作清除/置位控制。LAB时钟可以由器件的专用时钟输入引脚、全局信号、I/O信号或经过LAB局部互连的内部信号直接驱动。LAB的

29、清除/置位信号也可由器件的专用时钟输入引脚、全局信号、I/O信号或经过LAB局部互连的内部信号直接驱动。第第2 2章章 AlteraAltera可编程逻辑器件可编程逻辑器件 由于全局控制信号通过器件时失真很小，因而通常用作全局时钟、清除或置位等异步控制信号。全局控制信号能够由器件内任一LAB中的一个或多个LE形成，并直接驱动目标LAB的局部互连。另外，全局控制信号也可以由LE输出直接产生。第第2 2章章 AlteraAltera可编程逻辑器件可编程逻辑器件 3）逻辑单元（LE）逻辑单元（LE）是FLEX10K结构中的最小单元，它很紧凑，能有效实现逻辑功能。每个LE含有一个四输入查找表（LUT）

30、、一个带有同步使能的可编程触发器、一个进位链和一个级联链。其中，LUT是一个四输入变量的快速逻辑产生器。每个LE都能驱动局部互连和快速通道（FastTrack）互连。LE的方框图如图2.7所示。第第2 2章章 AlteraAltera可编程逻辑器件可编程逻辑器件 图 2.7 FLEX10K器件的LE 查找表进位链级联链清除/置位逻辑时钟选择DQPRNCLRNENA可编程寄存器寄存器的旁路级联输入进位输入到快速通道互连到LAB局部互连级联输出进位输出data1data2data3data4labctrl1labctrl2芯片复位labctrl3labctrl4第第2 2章章 AlteraAlte

31、ra可编程逻辑器件可编程逻辑器件 LE中的可编程触发器可配置成D、T、JK、RS触发器。触发器的时钟（Clock）、清除（Clear）、预置（Preset）等控制信号可由全局信号、通用I/O引脚或任何内部逻辑驱动。对于组合逻辑，将该触发器旁路，由LUT的输出直接驱动LE的输出。第第2 2章章 AlteraAltera可编程逻辑器件可编程逻辑器件 LE有两个驱动互连通道的输出信号，一个驱动局部互连，另一个用于驱动行或列的快速通道互连，这两个输出信号可以单独控制。例如，可以用LUT驱动一个输出而用寄存器驱动另一个输出，这种特性称为寄存器打包。由于寄存器和LUT可以用作互不相关的功能，因而这种特性能

32、够提高LE的利用率。第第2 2章章 AlteraAltera可编程逻辑器件可编程逻辑器件 FLEX10K器件的结构还提供了两种类型的专用高速数据通道，即进位链和级联链，它们连接相邻LE，但不使用局部互连通道。进位链支持高速计数器和加法器，级联链可以在最小延时的情况下实现多输入逻辑函数。进位链和级联链连接同一LAB中所有的LE和同一行中的所有LAB。由于大量使用进位链和级联链会降低布局布线的灵活性，因此，只有在对速度有要求的关键部分才使用它们。第第2 2章章 AlteraAltera可编程逻辑器件可编程逻辑器件 进位链（Carry Chain）进位链提供LE之间非常快（大约0.2 ns左右）的向

33、前进位功能。低位进位信号通过进位链向前进到高位，同时进位到LE和进位链的下一级。这一特点使FLEX10K器件能够实现高速计数器、加法器和任意位数的比较器功能。进位链逻辑可以由MAX+PLUS或Quartus编译器在设计处理时自动生成，或者由设计人员在设计输入期间手工建立。LPM、DesignWare等参数化逻辑功能块具有自动使用进位链的优点。第第2 2章章 AlteraAltera可编程逻辑器件可编程逻辑器件 多于八个LE的进位链是通过把LAB连接在一起自动实现的。为了提高适配率，长的进位链可以在一行LAB中跳跃交替进位，即长度超过一个LAB的进位链，要么从偶数LAB跨接到偶数LAB，要么从奇

34、数LAB跨接到奇数LAB。例如，在一行中第一个LAB的最后一个LE进位到该行中第三个LAB的第一个LE上。进位链不能跨越行中间的EAB。例如，在EPF10K50器件中，进位链在第18个LAB上结束，而一个新的进位链在第19个LAB上开始。第第2 2章章 AlteraAltera可编程逻辑器件可编程逻辑器件 图 2.8 FLEX10K器件的进位链使用（n位全加器）查找表进位链寄存器LE1b1a1s1进位输入查找表进位链寄存器LE2b2a2s2查找表进位链寄存器LEnbnansn查找表进位链寄存器LEn1进位输出第第2 2章章 AlteraAltera可编程逻辑器件可编程逻辑器件 图 2.9 FL

35、EX10K器件的级联链使用查找表d3.0LE1查找表d7.4LE2查找表d(4n 1).(4n 4)LEn“与”级联链“或”级联链查找表d3.0LE1查找表d7.4LE2查找表d(4n 1).(4n 4)LEn查找表查找表查找表第第2 2章章 AlteraAltera可编程逻辑器件可编程逻辑器件 图2.8中显示了如何借助进位链用n+1个LE来实现n位全加器。LUT的一部分可产生两个输入信号和进位信号的“和”，并将它连接到LE输出端。对于简单的加法器，一般将寄存器旁路，但要实现累加器功能就要用到寄存器。进位链逻辑产生一个输出信号，它直接连接到高一位的进位输入，最后一个进位输出连接到一个LE上，它

36、可以作为一个通用信号使用。第第2 2章章 AlteraAltera可编程逻辑器件可编程逻辑器件 级联链（Cascade Chain）利用级联链，FLEX10K结构可以实现多扇入的逻辑功能，相邻的LUT能用来并行计算函数的逻辑功能的各个部分，级联链把中间结果串接起来。级联链可以使用逻辑与或者逻辑或（借助狄摩根的反演定理）来连接相邻LE的输出。每增加一个LE，函数的有效输入增加4个，其延时大约增加0.7 ns秒。编译器在设计处理时自动生成级联链，或者由设计人员在设计输入期间手工建立。第第2 2章章 AlteraAltera可编程逻辑器件可编程逻辑器件 多于八位的级联链能够通过把几个LAB连接在一起

37、来自动实现。为了易于布线，比一个LAB长的级联链既可以在相邻的两个偶数之间跳跃进位，也可以在相邻的两个奇数之间跳跃进位。例如，在一行中将第一个LAB的最后一个LE级联到该行中第三个LAB的第一个LE上。级联链像进位链一样也不能跨越行中间的EAB。例如，在EPF10K50器件中，一个级联链在第18个LAB上结束，而新的级联链在第19个LAB上开始。这个端点属于该行中间的EAB位置。第第2 2章章 AlteraAltera可编程逻辑器件可编程逻辑器件 图2.9中表示级联链是如何把相邻的LE连接起来形成多扇入功能的。这个例子说明用n个LE来实现4n个变量的逻辑功能。LE的延时约1.6 ns，级联链的

38、延时约0.7 ns，使用级联链对一个16位地址进行译码，约需3.7 ns的延时。第第2 2章章 AlteraAltera可编程逻辑器件可编程逻辑器件 逻辑单元的工作模式 FLEX10K的LE有四种工作模式，即正常模式、运算模式、加减计数模式和可清除计数模式，如图2.10所示。第第2 2章章 AlteraAltera可编程逻辑器件可编程逻辑器件 图 2.10 FLEX10K器件LE的工作模式(a)正常模式4输入查找表DQPRNCLRNENA进位输入级联输入data1data2data3data4级联输出LE输出到局部互连LE输出到快速通道互连第第2 2章章 AlteraAltera可编程逻辑器件

39、可编程逻辑器件 图 2.10 FLEX10K器件LE的工作模式(b)运算模式3输入查找表DQPRNCLRNENA3输入查找表进位输入级联输入LE输出级联输出进位输出data1data2第第2 2章章 AlteraAltera可编程逻辑器件可编程逻辑器件 图 2.10 FLEX10K器件LE的工作模式(c)加/减计数模式3输入查找表DQPRNCLRNENA3输入查找表10级联输入进位输入LE输出进位输出级联输出data1(ena)data(nclr)data3(data)data4(nload)第第2 2章章 AlteraAltera可编程逻辑器件可编程逻辑器件 图 2.10 FLEX10K器件

40、LE的工作模式(d)可清除计数模式3输入查找表DQPRNCLRNENA3输入查找表10LE输出进位输入data1(ena)data2(nclr)data3(data)data4(nload)进位输出 级联输出第第2 2章章 AlteraAltera可编程逻辑器件可编程逻辑器件 每种模式对LE资源的使用不同。在每种模式下，LE都有七个有效输入信号，包括四个来自LAB局部互连的输入信号，来自可编程寄存器的馈送信号以及来自前级的进位输入和级联输入等，它们直接送到不同的位置，以实现所要求的逻辑功能。其中LE的三个输入提供时钟、清除和置位信号。MAX+PLUS和Quartus不仅能为参数化逻辑功能块如L

41、PM、DesignWare等自动选择合适的工作模式，而且对于计数器、加法器和乘法器等一般逻辑功能，也会选择合适的工作模式。如果需要，设计人员也可指定LE的工作模式以优化性能，实现特殊的功能。第第2 2章章 AlteraAltera可编程逻辑器件可编程逻辑器件 正常模式 正常模式适合于一般的逻辑应用和各种译码功能，它可以发挥级联链的优势。在这种模式下，来自LAB局部互连的四个数据输入和进位输入是四输入LUT的输入信号。编译器能够自动地从进位输入和data3中选择一个作为LUT的输入信号，LUT的输出信号可以与级联输入信号相与后通过级联输出信号形成级联链。寄存器或LUT可以同时用来驱动局部互连和快

42、速通道互连。LE中的LUT和寄存器能够独立使用，这一特性称为寄存器打包。第第2 2章章 AlteraAltera可编程逻辑器件可编程逻辑器件 为了支持寄存器打包，LE有两个输出：一个驱动局部互连，另一个驱动快速通道互连。data4信号能够直接驱动寄存器，允许LUT计算一个独立于寄存器信号的逻辑函数。在查找表LUT中可以计算三输入逻辑函数，而第四个独立信号能够被寄存。换句话说，LE不但能产生一个四输入逻辑函数，而且其中一个输入能够用来驱动寄存器。打包后LE中的寄存器仍然能够使用LE中的时钟使能、清除和置位信号。在LE包中，寄存器能够驱动快速通道互连，而LUT能够驱动局部互连，反之亦然。第第2 2

43、章章 AlteraAltera可编程逻辑器件可编程逻辑器件 运算模式 运算模式提供了两个三输入LUT，适合于完成加法器、累加器和比较器的功能。其中一个LUT计算一个三输入逻辑函数，另一个可生成进位链。如图2.10所示，第一个LUT使用进位输入信号和两个来自LAB局部互连的数据输入来生成一个组合（或寄存器）输出。例如，在加法器里，这个输出是a、b和进位输入三个信号之和。第二个LUT用这相同的三个输入信号产生进位输出信号，从而建立一个进位链。运算模式也支持级联链的同时使用。第第2 2章章 AlteraAltera可编程逻辑器件可编程逻辑器件 加减计数模式 加减计数模式提供计数器使能、时钟使能、加减

44、控制和数据加载选择。这些控制信号来自LAB局部互连的数据输入、进位输入信号和可编程寄存器的输出反馈信号。两个三输入LUT的作用是：一个产生计数数据，另一个产生快速进位位。二选一多路选择器可以提供同步加载数据，也可以不用LUT资源，而借助于寄存器的清除和置位控制信号异步加载数据。第第2 2章章 AlteraAltera可编程逻辑器件可编程逻辑器件 可清除计数模式 可清除计数器模式类似于加减计数器模式，但它支持同步清除而不是加减控制，即用清除信号取代加减计数模式的级联输入信号。可清除计数模式的两个三输入LUT的作用是：一个产生计数数据，另一个产生快速进位位。二选一多路选择器可以提供同步加载数据。多

45、路选择器的输出与同步清除信号进行逻辑与。第第2 2章章 AlteraAltera可编程逻辑器件可编程逻辑器件 内部三态仿真 内部三态仿真为没有物理三态的总线提供内部三态。在物理三态总线中，三态缓冲器的输出使能信号（OE）选择驱动总线的信号。如果多个OE信号有效，总线上的信号就会发生冲突，相反，如果没有信号有效，总线就会悬浮。内部模拟三态总线将有竞争的三态缓冲器置低而将悬浮的三态总线置高，从而消除了这些问题。Altera公司的软件自动地用多路选择器实现三态总线功能。第第2 2章章 AlteraAltera可编程逻辑器件可编程逻辑器件 清除置位逻辑控制 可编程寄存器逻辑的清除与预置功能由输入到LE

46、的data3、LABCTRL1、LABCTRL2控制。LE的清除和置位控制异步加载信号到寄存器中。可用LABCTRL1或LABCTRL2控制异步清除，或者寄存器置位以便LABCTRL1实现异步加载，加载的数据被驱动到data3。当LABCTRL1确定时，data3被加载到寄存器。第第2 2章章 AlteraAltera可编程逻辑器件可编程逻辑器件 MAX+PLUS和Quartus编译器在编译时自动选择最好的控制信号实现清除置位功能。因为清除和置位信号是低电平有效，所以编译器自动地将未用的清除和预置信号置高。第第2 2章章 AlteraAltera可编程逻辑器件可编程逻辑器件 图 2.11 FL

47、EX10K器件LE的清除与置位逻辑控制模式(a)异步清除芯 片 级 复 位芯片级复位(b)异步置位(c)异步清除与置位VCC芯片级复位labctrl1 或labctrl2DQPRNCLRNDQPRNCLRNVCClabctrl1 或labctrl2DQPRNCLRNlabctrl2labctrl1第第2 2章章 AlteraAltera可编程逻辑器件可编程逻辑器件 图 2.11 FLEX10K器件LE的清除与置位逻辑控制模式(e)不带有清除和置位的异步加载(d)带有清除的异步加载DQPRNCLRNlabctrl1异步加载data3数据芯片级复位labctrl2清除DQPRNCLRNlabctr

48、l1data3数据异步加载芯片级复位第第2 2章章 AlteraAltera可编程逻辑器件可编程逻辑器件 图 2.11 FLEX10K器件LE的清除与置位逻辑控制模式(f)带有置位的异步加载DQPRNCLRNdata3数据labctrl1labctrl2预置异步加载芯片级复位第第2 2章章 AlteraAltera可编程逻辑器件可编程逻辑器件 在设计时，可以选择异步清除、异步置位、异步清除与置位、带有清除的异步加载、带有置位的异步加载、无清除或置位的异步加载等六种模式来实现逻辑的异步清除与置位。这六种模式如图2.11所示。除了以上六种清除与置位模式外，FLEX10K器件还提供了一个芯片级复位引

49、脚，它能使器件内的所有寄存器复位，这一特性的使用可在设计输入时建立。在任一种清除与置位模式中，芯片级复位信号优先于其它信号，当芯片级复位信号起作用时，带有异步置位信号的寄存器被置位，因而可用复位信号实现异步置位。第第2 2章章 AlteraAltera可编程逻辑器件可编程逻辑器件 4）快速通道互连（FastTrack）在FLEX10K器件中，FastTrack互连提供LE与器件I/O引脚之间的互连。FastTrack是遍布整个器件长、宽的一系列水平和垂直的连续式布线通道。这种全局布线结构，即使对于复杂的设计也可预测其性能。相反，FPGA中的分段式互连结构需要用一些开关矩阵把数目不同的若干条线段

50、连接起来，这就增加了逻辑资源间的延时，从而使性能下降。第第2 2章章 AlteraAltera可编程逻辑器件可编程逻辑器件 FastTrack由贯穿整个器件的行互连和列互连组成。每条行互连承载进出这一行中LAB的信号。行互连可以驱动I/O引脚或馈送到器件中的其它LAB。列互连分布于两列之间，也能驱动I/O引脚。每个行通道可由LE输出或三个列通道之一馈送信号。这四个信号通过双四选一多路选择器与两个特定的行通道连接。连接到每个LE的多路选择器允许列通道驱动行通道，甚至一个LAB中的所有八个LE都可以驱动行互连。第第2 2章章 AlteraAltera可编程逻辑器件可编程逻辑器件 每个LAB列由一个