1、FPGA跨时钟域设计-Multi-Asynchronous Clock Design of FPGA主要内容 局部同步设计概念 跨时钟域的问题 亚稳态（metastability）同步失败（synchronize failure）同步化 同步器（synchronizer）保持寄存器和握手（hold and handshake）异步FIFO设计(asynchronous FIFO)为什么讨论多时钟域设计 全同步设计（totally synchronous）一个时钟 全异步设计（totally asynchronous）没有时钟 全局异步,局部同步设计（globally asynchronous，
2、locally synchronous）u多个独立时钟域，同一时钟域内同步u这是我们关心的多时钟域设计u不可避免,单一时钟不能满足设计的需求亚稳态 什么是亚稳态 引起亚稳态的原因 亚稳态对系统可靠性的危害 如何评估其危害MTBF 如何减少亚稳态的风险什么是亚稳态a metastable output is undefined or oscillates between HIGH and LOW for an indefinite time due to marginal triggering of the circuit.This marginal triggering is usually
3、caused by violating the storage elements minimum set-up and hold times.When sampling a changing data signal with a clock.the order of the events determines the outcome.The smaller the time difference between the events,the longer it takes to determine which came first.When two events occur very clos
4、e together,the decision process can take longer than the time allotted,and a synchronization failure occurs.亚稳态最终收敛于0或1或者振荡引起亚稳态的原因 在数据跳变期间采样 建立或保持时间不满足 跨时钟域的信号和同步时钟之间的关系不能确定 单一时钟域内工具确保建立保持时间，不出现亚稳态从tsu,th和tco的角度看亚稳态亚稳态对系统可靠性的危害 同步失败（Synchronize Failure）系统失败（System Failure）按概率出现；发生概率可能达到可靠性要求无法接受的程度
5、。如何评估其危害MTBF MTBF 定量评估亚稳态对可靠性的影响 MTBF is a measure of how often,on the average,a metastable event lasts a time tr or longer.下式适用于一级同步寄存MTBF trthe resolving time allowed for metastable events tswdevice specific Wdevice specific fcsystem clock frequency fdaverage asynchronous data frequencyMTBF计算一个例子如
6、何减少亚稳态的风险 单一时钟域内信号 工具检查每个触发器的建立保持时间，确保其不出现亚稳态 跨时钟域的信号 没有工具可以保证其可靠性；静态时序分析其应该设置false path 约束；只能靠逻辑设计来保证：同步化技术。同步化技术 根据跨时钟域信号的特点来选择同步化方法：同步器控制信号 保持寄存器和握手地址或数据总线信号 异步FIFO设计数据总线信号同步器（two-stage of flip-flops）为什么使用两级寄存器（接收时钟域）是一级寄存概率平方，两级并不能完全消除亚稳态危害，但是提高了可靠性，减少其发生的概率 一级概率很大，三级改善不大 同步器延迟1或2个接收时钟同步器分类 电平同步
7、器 边沿检测同步器 脉冲同步器基本同步器电平同步器边沿检测同步器慢时钟域到快时钟域脉冲同步器快时钟域到慢时钟域同步器设计推荐的做法 同步器单独成模块,引入两个独立时钟 其他模块都设计为单一时钟模块,完全同步模块 以时钟域作为信号命名的前缀 静态时序分析的时候,对同步器模块异步输入信号的设定false path:用通配符使用同步器需要注意的问题1.原时钟域的寄存器和新时钟域的两个寄存器之间都不能有组合逻辑2.快时钟域到慢时钟域3.多位控制信号跨时钟域4.总线信号跨时钟域同步器寄存器之间的不能有组合逻辑快时钟域到慢时钟域1.使用脉冲同步电路2.使得输入脉冲信号大于一个慢时钟周期一个例子多位控制信号
8、跨时钟域 注意保持信号在原时钟域里面的顺序 两个例子总线信号跨时钟域 直接使用同步器会带来问题 正确方法 保持寄存器加握手信号 异步fifo设计 以上两种方法都要使用同步器保持寄存器和握手 部分握手 全握手 缺点：延迟比较多保持寄存器和握手FIFO 同步FIFO：写时钟和读时钟为同一个时钟 异步FIFO：写时钟和读时钟为独立时钟 跨时钟域的数据信号需要用到异步FIFO，隔离时钟域，匹配读写速度FIFO写满和读空标志的产生 读写指针比较产生 同步FIFO直接把读写时钟比较或运算产生 异步FIFO由于读写指针不同时钟域，比较前指针必须同步化 由于二进制的指针会出现多位同时跳变，直接由同步器进行同步
9、化会有问题异步FIFO设计根据full和empty产生方法分为：1.Binary Code 结合保持握手二进制寻址，二进制同步化后比较产生空满标志2.Gray Code结合同步器二进制寻址，Gray码同步化后，比较产生空满标志Gray码寻址，Gray码同步化后，比较产生空满标志1.Binary Code 结合保持握手 保持寄存器保持的是二进制的读写指针2.Gray Code结合同步器 Gray码寻址，Gray码同步化后，比较产生空满标志 二进制寻址，Gray码同步化后，比较产生空满标志空满标志的产生跨时钟域处理实例 通用黑白平台CPU接口（45Mhz 60Mhz）通用黑白平台DSP和DSC的接口（60Mhz100Mhz）总结 多时钟域设计不可避免 减少亚稳态的风险 工具不能保证，只能靠设计来保证 同步化技术的选用要结合具体的情况 同步器 保持和握手 异步FIFOThanks！
