1、数字电子技术第第1 1章章 逻辑代数基础逻辑代数基础第第1 1章章 逻辑代数基础逻辑代数基础1.1 概述概述 1.2 逻辑代数逻辑代数物理量的分类：物理量的分类：数字量和模拟量。数字量数字量：是指变化无论在时间上还是数值上都是离散的物理量。模拟量模拟量：是指变化无论在时间上还是数值上都是连续的物理量。数字信号数字信号：用于表示数字量的信号。模拟信号模拟信号：用于表示模拟量的信号。数字电路数字电路：工作在数字信号下的电子电路。模拟电路模拟电路：工作在模拟信号下的电子电路。本书主要研究数字电路的分析方法、设计方法及其应用1.1 概述概述1.1.1 数字电路和模拟电路数字电路和模拟电路 1.1.2
2、数制和码制数制和码制1.数制数制数制数制：是指多位数码中每一位的构成方法及低位向相邻高位的进位规则。(1)常用进制十进制：由0、19十个数码组成，进位规则是逢十进一，计数基数为10，其按权展开式例如：10ikiD10510210110710225127.-3-2-10110 二进制：由0、1两个数码组成，进位规则是逢二进一，计数基数为2，其按权展开式为。例如：八进制：由0、17八个数码组成，进位规则是逢八进一，计数基数为8，其按权展开式为。例如：2ikiD2120202121202121001.110113-2-10123428ikiD8183831.33-1018十六进制：由0、19、A、B
3、F十六个数码组成，进位规则是逢十六进一，计数基数为16，其按权展开式例如：61ikiD16216B1612.1B-10116(2)常用进制之间的转换十进制转换成二进制的方法：整数部分除以2，取余数，读数顺序从下往上；小数部分乘以2，取整数，读数顺序从上至下。例如：001.1101125127.210十进制转换成八进制的方法：整数部分除以8，取余数，读数顺序从下往上；小数部分乘以8，取整数，读数顺序从上至下。例如：十进制转换成十六进制的方法：整数部分除以16，取余数，读数顺序从下往上；小数部分乘以8，取整数，读数顺序从上至下。例如：1B.225127.1610二进制转换成十进制的方法：将二进制数
4、按权展开后，按十进制数相加。例如：八进制转换成十进制的方法：将八进制数按权展开后，按十进制数相加。例如：25127.2120202121202121001.11011103-2-101234225127.8183833.1310-1018十六进制转换成十进制的方法：将十六进制数按权展开后，按十进制数相加。例如：二进制转换成八进制的方法：以小数点为分界，整数部分向左、小数部分向右，每3位为一位，不足3位的补0，然后将每个三位二进制数都用相应的一位八进制数取代。例如：25127.16216B1612.1B10-101161.33001.01101182八进制转换成二进制的方法：以小数点为分界，将每
5、位八进制数分别用相应的三位二进制数取代。例如：二进制转换成十六进制的方法：以小数点为分界，整数部分向左、小数部分向右，每4位为一位，不足4位的补0，然后将每个四位二进制数都用相应的一位十六进制数取代。例如：十六进制转换成二进制的方法：以小数点为分界，将每位十六进制数分别用相应的四位二进制数取代。例如：001.0110111.33282.B10010.101100011620010.101100012.B12162.码制码制：为了便于记忆和查找，在编制代码时所遵循的规则。二-十进制编码：用四位二进制数中的任意十种组合来表示一位十进制数，又称 BCD码。常用的BCD码有：8421码、余3码、循环码
6、、余3循环码、2421码、5421码和5211码等等，如表1-1所示：表1-1 常用的BCD码 1.2 逻辑代数逻辑代数1.2.1逻辑代数中的三种基本运算逻辑代数中的三种基本运算1.与、或、非的定义如图1-1所示，以开关A、B的状态作为条件，闭合表示条件具备，断开表示条件不具备；以指示灯Z的状态作为结果，灯亮表示结果发生，灯不亮表示结果不发生。图1-1 指示灯控制电路 与与：只有决定事情发生的全部条件同时具备时，结果才发生，又称逻辑乘。或或：只要决定事情发生的全部条件至少具备一个时，结果就发生，又称逻辑加。非非：条件具备时，结果不发生，条件不具备时，结果一定发生，又称逻辑求反。2与、或、非的真
7、值表表1-2 与的真值表表 表1-3 或的真值表表 表1-4非的真值表 3与、或、非的逻辑运算符号与：“”或者省略。如：Z=AB或者Z=AB；或：“+”。如：Z=A+B；非：变量上方的“”表示。如：。AZ 4与、或、非的逻辑符号图1-2 与、或、非的逻辑符号 5复合逻辑运算：与非、或非、与或非、异或、同或与非的逻辑运算符号：ABBA或 表1-5 与非的真值表 图1-3 与非的逻辑符号 或非的逻辑运算符号：BA 图1-4 或非的逻辑符号 表1-6 或非的真值表 与或非的逻辑运算符号是：CDAB图1-5 与或非的逻辑符号 表1-7 与或非的真值表 异或运算异或运算的定义是输入相异，输出为1；输入相
8、同，输出为0。其逻辑运算符号是 。表1-8 异或的真值表 图1-6 异或的逻辑符号同或运算同或运算的定义是输入相同，输出为1；输入相异，输出为0。其逻辑运算符号是 。表1-9 同或的真值表 图1-7同或的逻辑符号1.2.2逻辑函数的表示方法逻辑函数的表示方法逻辑函数逻辑函数：当输入变量取值确定之后，输出变量取值便随之而定，输出变量和输入变量之间是一种函数关系。逻辑函数的表示方法：逻辑真值表、逻辑函数式、逻辑图和卡诺图。1.逻辑函数的表示方法（1）逻辑真值表逻辑真值表：是由输出变量取值与对应的输入变量取值所构成的表格。列写方法是：a)找出输入、输出变量，并用相应的字母表示；b)逻辑赋值。c)列真
9、值表。例如三人表决电路，当输入变量A、B、C中有两个或两个以上取值为1时，输出为1；否则，输出为0。表1-10三人表决电路的真值表（2）逻辑函数式 逻辑函数式逻辑函数式：是将逻辑函数中输出变量与输入变量之间的逻辑关系用与、或、非等逻辑运算符号连接起来的式子，又称函数式或逻辑式。例如：三人表决电路的逻辑函数式：ABCCABCBABCAY（3）逻辑图逻辑图逻辑图：是将逻辑函数中输出变量与输入变量之间的逻辑关系用与、或、非等逻辑符号表示出来的图形。三人表决电路的逻辑图：图1-8 三人表决电路的逻辑图2逻辑函数表示方法之间的相互转换（1）真值表 函数式a)找出真值表中使函数值为1的输入变量取值；b）每
10、个输入变量取值都对应一个乘积项，变量取值为1，用原变量表示，变量取值为0，用反变量表示。c)将这些乘积项相加即可。（2）函数式 真值表首先在表格左侧将个不同输入变量取值依次按递增顺序列出来，然后将每组输入变量取值代入函数式，并将得到的函数值对应地填在表格右侧即可。（3）函数式 逻辑图将函数式转换成逻辑图的方法：从输入到输出分别用相应的逻辑符号取代函数式中的逻辑运算符号即可。（4）逻辑图 函数式将逻辑图转换成函数式的方法：从输入到输出分别用相应的逻辑运算符号取代逻辑图中的逻辑符号即可。3逻辑函数的两种标准形式（1）最小项和的形式最小项：设m为包含n个因子的乘积项，且这n个因子以原变量形式或者反变
11、量形式在m中出现且只出现一次，称m为n变量的一个最小项。n变量共有个 最小项。最小项的编号规则：使最小项m值为1 的输入变量取值所对应的十进制数既为该最小项的编号，记作 。2nmi表1-11 三变量的最小项编号表最小项的性质最小项的性质：a)对应任意一组输入变量取值，有且只有一个最小项值为1；b)任意两个最小项之积为0；c)全体最小项之和为1；d)具有逻辑相邻性的两个最小项相加，可合并为一项，并消去一个不同因子。将函数式化成最小项和的形式的方法为将函数式化成最小项和的形式的方法为：该函数式中的每个乘积项缺哪个因子，就乘以该因子加上其反变量，展开即可。例1-1 将函数式化成最小项和的形式。解：1
12、5,13,10,9,8,7,5,15131098751015137589mmmmmmmmmmmmmmmDCBAABCDDCABBCDADCBADCBADCBADCBADCCBAADDCBADCBABDCBAY（2）最大项积的形式最大项最大项：设M为包含n个因子的和，且这n个因子以原变量形式或者反变量形式在M中出现且只出现一次，称M为n变量的一个最大项。n变量共有 个最大项。最大项的编号规则：使最大项M值为0 的输入变量取值所对应的十进制数既是最大项的编号，记作 。2nMi表1-12 三变量的最大项编号表最大项的性质最大项的性质：a)对应任意一组输入变量取值，有且只有一个最大项值为0；b)任意两
13、个最大项之和为1；c)全体最大项之积为0；d)具有逻辑相邻性的两个最大项相乘，可合并为一项，并消去一个不同因子。将函数式化成最大项积的形式的方法为将函数式化成最大项积的形式的方法为：首先化成最小项和的形式，然后直接写成除了这些最小项编号以外的最大项积的形式。例1-2 将函数式化成最大项积的形式。解：DCBADCBADCBADCBADCBADCBADCBADCBADCBAMMMMMMMMMMmmmmmmmDCBAABCDDCABBCDADCBADCBADCBADCBADCCBAADDCBADCBABDCBAY14,12,11,6,4,3,2,1,014121164321010151375891.
14、2.3 逻辑代数的基本公式、常用公式和基本定理逻辑代数的基本公式、常用公式和基本定理 1.18个基本公式AAAAAA011100AAAAAA10AAAAABBAABBACBACBACBACBA CABACBAACABCBABABABABAAA01102.5个常用公式ABAABAABABABAACAABBCCAABCAABBCDCAAB3.3个基本定理代入定理：在任何一个含有变量A的逻辑等式中，若以一函数式取代该等式中所有A的位置，该等式仍然成立。反演定理：在一个逻辑式 中,若将其中所有的“+”变成“”，“”变成“+”，“0”变成“1”，“1”变成“0”，原变量变成反变量，反变量变成原变量，所得
15、函数式即为原函数式的反逻辑式，记作：。注意：a）运算的优先顺序。b）不是单个变量上的非号应保留不变。YY例1-3 试用反演定理求函数式 的反逻辑式。解：对偶式对偶式：在一个逻辑式 中,若将其中所有的“+”变成“”，“”变成“+”，“0”变成“1”，“1”变成“0”，所得函数式即为原函数式的对偶式，记作：。对偶定理对偶定理：若两个函数式相等，那么它们的对偶式也相等。例1-4 试求函数式 的对偶式。解：EDCBAYEDCBAYYY EDCBAYEDCBAY1.2.4逻辑函数的公式化简法逻辑函数的公式化简法1逻辑函数式的八种类型与-或式、与非-与非式、或-与非式、或非-或式、与或非式、与非-与式、或
16、-与式、或非-或非式。与或式 与非-与非式：将与或式两次求反，并用一次德摩根定理即可。例1-5 试将函数式 转换成与非-与非式。解：BADBACDYBADBACDBADBACDBADBACDY与或式 与或非式：先将与或式化成最小项和的形式，然后直接写成除了这些最小项编号以外的那些编号的最小项的或非形式。例1-6 试将函数式 转换成与或非式。解：BACBACYCABCBACBAmmmmmmmmCBABCACBACBACBAABCCCBACBAACBBABACBACY640231573逻辑函数的公式化简法：是指熟练运用所学基本公式和常用公式，将一个函数式化成最简形式。与或式最简形式的标准是：该与或
17、式中包含的乘积项的个数不能再减少，且每个乘积项所包含的因子数也不能再减少。常用公式化简法：并项法、吸收法、消因子法、消项法、配项法。并项法：例如：ABAABBABBAABBCACBABCAABCBAY1BABCBACABCBCAABCCBBAY3CCBACBACBABACABBACBABCAABCCBAY2吸收法：例如：消因子法：例如：AABAABABCDABCABY1CABBCDACABCABBCDACABCABY2BABAAEDCABEDABCABABY1CBACBABACABBACABCBAY2ADCABDCACABDCACABABY3消项法：和 。例如：配项法：或 。例如：CAABBC
18、CAABCAABBCDCAABDEABABCCDEFDEABABCY1DBACBACDEDBACBACDEDBABACBAABCDEDBABDACBAABCY2AAA1 AA BACACBBACBACABCBACBCBABACBACABCBCBACBABACBAACBCCBABACBCBBAY1 ABACBCABCCABABCCBAABCBCAABCCABCBABCAY2CADABDCCADABBCEADCBAABDCCADABBCEADCBADBABDCCADABDBCEADCBADABDCCADABDY1.2.5逻辑函数的卡诺图化简法逻辑函数的卡诺图化简法1变量的卡诺图变量的卡诺图：用个小
19、方块表示n变量的全部最小项，并使具有逻辑相邻性的最小项在几何位置上也相邻地排列起来，所得图形称为n变量的卡诺图。图1-9二变量卡诺图 图1-10三变量卡诺图 图1-12五变量卡诺图图1-11四变量卡诺图 2逻辑函数式和卡诺图之间的相互转换函数式转换成卡诺图：首先将该函数式化成最小项和的形式；然后将该函数式中包含的最小项在卡诺图相应位置处填1，其余位置处填0。例1-7 试画出逻辑函数 的卡诺图。解：DCDBADCBDABCY由卡诺图写函数式的方法：将卡诺图中所有填1的小方块所表示的最小项相加即可得到相应的函数式。例1-8 卡诺图如图1-13所示，要求写出其函数式。解：图1-13例1-12的卡诺图
20、 解：DCBADCBADABCDCABDBCADCBADCBADCBAY3一般逻辑函数的卡诺图化简卡诺图化简法：是指利用卡诺图对逻辑函数进行化简。（1）合并最小项规则a)具有逻辑相邻性的2个最小项相加，可合并为1项，消去1对不同因子，保留公共因子。b)具有逻辑相邻性的4个最小项相加，且组成矩形组，可合并为1项，消去2对不同因子，保留公共因子。c)具有逻辑相邻性的8个最小项相加，且组成矩形组，可合并为1项，消去3对不同因子，保留公共因子。d)具有逻辑相邻性的个最小项相加，且组成矩形组，可合并为一项，消去n对不同因子，保留公共因子。卡诺图化简步骤：首先用卡诺图表示逻辑函数；然后选择化简后的乘积项。
21、选择原则选择原则为：a)应包含该逻辑函数的全部最小项。b)所选择的可合并的最小项矩形组数目应尽可能少。c)所选择的可合并的最小项矩形组应包含尽可能多的最小项。例1-9用卡诺图法化简函数 解：CDDBADCBCDBAYCDBDBAY4具有无关项的逻辑函数的卡诺图化简无关项无关项：约束项和任意项统称为无关项。约束约束：指具体的逻辑问题对输入变量取值所加的限制。约束项约束项：不允许出现的输入变量取值所对应的最小项。例如：一台电动机，有三种工作状态：正转、反转和停止。如果用表示正转，则表示不正转；如果用表示反转，则表示不反转；如果用表示停止，则表示不停止。当A、B、C取值为100、010和001时，分
22、别表示电动机处于正转、反转和停止状态；而当A、B、C取值为000、011、101、110和111对应的最小项即为约束项。约束条件约束条件：可以用全部约束项之和等于0表示。任意项任意项：是指在某些输入变量取值下，函数值是0还是1都不影响电路的逻辑功能，这些输入变量取值所对应的最小项称为任意项。具有无关项的逻辑函数的卡诺图化简步骤是：a)用卡诺图表示具有无关项的逻辑函数；b)选择化简后的乘积项。用卡诺图表示具有无关项的逻辑函数的方法是：将函数式中所包含的最小项在卡诺图相应位置处填1，无关项位置处填，其余位置处填0。选择化简后的乘积项的原则：有利于化简的，当作1处理；不利于化简的，当作0处理。例1-
23、9 试用卡诺图法化简具有无关项的逻辑函数：。解：0,13732151411108640mmmmmmmmmmmmDCBAY约束条件：，CDADBY数字电子技术第第2 2章章 门电路门电路第第2 2章章 门电路门电路2.1 分立元件门电路分立元件门电路2.2 TTL集成逻辑门电路集成逻辑门电路2.3 其他类型的其他类型的TTL门电路门电路2.4 MOS逻辑门逻辑门2.5 使用逻辑门的几个实际问题使用逻辑门的几个实际问题 2.1 2.1 分立元件门电路分立元件门电路2.1.1 2.1.1 基本逻辑门电路基本逻辑门电路1.二极管与门二极管与门 与门与门：实现与运算的电路。电路及其逻辑符号如图所示，只要
24、输入A、B当中有一个为低电平时，则其支路中二极管导通，使输出端F为低电平。只有A、B全为高电平时，输出端F才为高电平。当A、B、F为高电平时用逻辑1表示，低电平时则用逻辑0表示。真值表为：其逻辑表达式为 。ABF 2.二极管或门二极管或门或门或门：实现或运算的电路。电路及其逻辑符号如图所示。输入A、B当中只要有一个为高电平时，则其支路中二级管导通，使输出端F为高电平。只有A、B全为低电平时，输出端F才为低电平。真值表为：逻辑表达式为：FAB3.三极管非门电路三极管非门电路非门非门：实现非运算的电路。电路及其逻辑符号如图所示。当输入A为低电平时，三极管截止，输出F为高电平，输入A为高电平时，三极
25、管饱和，输出F为低电平。逻辑表达式F=。A2.1.2 与非门、或非门电路与非门、或非门电路1.与非门电路与非的真值表：2.或非门电路 或非的真值表：2.2 TTL集成逻辑门电路2.2.1 TTL与非门的工作原理1.TTL与非门的典型电路2.工作原理工作原理当输入端A、B、C中，只要有一个输入信号VIL为低电平0.3V时，则相对的发射结导通，使T1管的基极电位被箝制到1V，T2管截止，故T5也截止。T3、T4管导通，输出高电平即输入端A、B、C中至少有一个为低电平时，输出端F为高电平。当输入端A、B、C全为高电平，T1管的基极电位升高，使T1管的集电结、T2和T5管的发射结正向偏置而导通，致使T
26、3管微导通，T4管截止。即输入端全为高电平时，输出端为低电平。所以该门是一个与非门。2.2.2 TTL与非门的电压传输特性及抗干扰能力与非门的电压传输特性及抗干扰能力 1.电压传输特性电压传输特性电压传输特性分为四个区段：截止区、线性区、转折区和饱和区。2.抗干扰能力抗干扰能力TTL与非门在实际应用时，输入端有时会出现干扰电压VN叠加在输入信号上。当干扰电压VN超过一定数值时就会破坏与非门输出的逻辑状态。通常把不会破坏与非门输出逻辑状态所允许的干扰电压值叫做抗干扰能力抗干扰能力。干扰电压亦称噪声噪声，抗干扰能力也称噪声容限噪声容限。关门电平VOFF：输出为标准高电平时，所允许的最大输入低电平值
27、。通常VOFF=0.8V。开门电平VON：输出为标准低电平时，所允许的最小输入高电平值。通常VOH=1.8V。抗干扰能力分为输入低电平的抗干扰能力VNL和输入高电平的抗干扰能力VNH。低电平的抗干扰能力为：VNL越大，表明TTL与非门输入低电平时抗正向干扰的能力越强。高电平的抗干扰能力为：VNH越大，表明 TTL与非门输入高电平时抗负向干扰的能力越强。maxNLOFFILVVVminNHIHOHVVV2.2.3 TTL与非门的电气性能1.TTL与非门的输入特性与非门的输入特性输入特性是描述输入电流与输入电压之间的关系曲线，如图示：2.TTL与非门的输出特性与非门的输出特性输出电压与负载电流之间
28、的关系曲线，称为输出特性输出特性。(1)输出为低电平时的输出特性曲线：(2)输出为高电平时的输出特性曲线：3.带负载能力带负载能力负载能力负载能力是指输出端所能驱动同类门的最大能力，称为扇出系数，以N0来表示。拉电流负载增加会使与非门的输出高电平下降；灌电流负载增加会使与非门的输出低电平上升。与非门的扇出系数N0取决于输出低电平时所能驱动的同类门的个数 。通常 。例2-1在图示电路中，试计算门G1最多可以驱动多少个同样的门电路负载。要求G1输出的高、低电平满足，。max/LISNII10ON 3.2OHVV0.2OLVV解：首先计算保证 时可以驱动的门电路数目N1。其次，再计算保证 时能驱动的
29、负载门数目N2。所以扇出系数 N=10。1 ILVii116161LIiNi0.2OLVV3.2OHVV2IHLN Ii20.4100.04LIHiNI2.2.4 TTL与非门动态特性平均传输延迟时间平均传输延迟时间 ：输出电压由高电平变为低电平时的传输延迟时间是称为导通传输延迟时间 ；输出电压由低电平变为高电平时的传输延迟时间是称为截止传输延迟时间 。通常把二者的平均值称作平均传输延迟时间，以 表示。pdtPHLtPLHtpdt2PHLPLHpdttt2.动态尖峰电流动态尖峰电流与非门从导通状态转换为截止状态或从截止状态转换为导通状态，在这个转换过程中，都会出现T4、T5两管瞬间同时导通，这
30、瞬间的电源电流比静态时的电源电流要大，但持续时间较短，故称之为尖峰电流或浪涌电流，如图示。2.3.1 集电极开路门（OC门）1.OC门的结构及其工作原理门的结构及其工作原理在实验应用中，常希望把几个逻辑门的输出端直接连在一起，实现逻辑与，这种逻辑与称作“线与线与”。要使门电路的输出端直接并联，可以把TTL与非门电路的推拉输出级改为三级管集电极开路输出，称为集电极开路(Open Collector)门电路，简称OC门。在使用时必须外加负载电阻和电源VCC。其逻辑图和逻辑符号如图。2.3 其他类型的其他类型的TTL门电路门电路2.集电极负载电阻的选择集电极负载电阻的选择minmaxCCOHLOHI
31、HVVRmIpImaxminCCOLLOLISVVRInI3.OC门的应用门的应用(1)实现与或非逻辑关系(2)实现电平转换(3)用作驱动器用OC门来驱动指示灯、继电器和脉冲变压器等。当用于驱动指示灯时，上拉电阻RL由指示灯来代替，指示灯的一端与OC门的输出相连，另一端接上电源即可。如电流过大，可串入一个适当的限流电阻。2.3.2 三态输出门工作原理 1.三态输出门工作原理三态输出门工作原理三态(Three State Logic)门，简称TSL门。该门输出不仅有高电平和低电平两种状态，还有第三个状态叫高阻状态。控制端高有效的逻辑符号三态与非门的电路结构和逻辑符号如图示。控制端高有效的逻辑符号
32、三态与非门的逻辑符号如图示。2.三态门的用途三态门的用途利用三态门向同一个总线MN上轮流传输信号而不至于互相干扰。工作的条件是：在任何时间里只能有一个三态门处于工作状态，其余的门处于高阻状态。电路如图示。利用三态非门实现数据的双向传输，如图示。2.4 MOS逻辑门2.4.1 CMOS门电路1.CMOS反相器反相器利用PMOS管和MNOS管两者特性能相互补充的特点而做成的互补对称MOS反相器，简称CMOS反相器，如图示。2.CMOS与非门与非门3.CMOS或非门或非门4.CMOS三态门三态门5.CMOS传输门传输门CMOS传输门是一种传输信号的可控开关电路，电路和逻辑符号如图示。2.5 使用逻辑
33、门的几个实际问题使用逻辑门的几个实际问题1.集成逻辑门多余输入端的处理集成逻辑门多余输入端的处理一般不让多余的输入端悬空，以防引入干扰信号，尤其对CMOS器件输入端悬空可能因栅极感应静电电压而将管子击穿损坏。所以在带载能力允许的情况下，一般均可把多余的输入端和该电路的输入信号并接使用，以增加逻辑可靠性，如图示。2.TTL门驱动门驱动CMOS门门当TTL电路和CMOS电路相连接时，必须考虑它们之间电流驱动能力及高、低电平的配合等接口技术问题。当TTL门驱动CMOS门时，可能出现TTL门输出高电平低于CMOS门要求输入高电平的值，所以，常用TTL OC门作为接口电路，其输出端上拉电阻R必须接到CM
34、OS门的正电源VDD上，如图示。也可采用缓冲变换器加在TTL门与CMOS门中间，以实现电平转换如图示。数字电子技术第第3 3章章 组合逻辑电路组合逻辑电路 第第3 3章章 组合逻辑电路组合逻辑电路 3.1 组合逻辑电路的分析方法组合逻辑电路的分析方法 3.2 组合逻辑电路的设计方法组合逻辑电路的设计方法3.3 若干常用的组合逻辑电路若干常用的组合逻辑电路3.4 组合逻辑电路中的竞争组合逻辑电路中的竞争-冒险现象冒险现象3.1 组合逻辑电路的分析方法组合逻辑电路的分析方法数字电路分类数字电路分类：组合逻辑电路和时序逻辑电路。组合电路逻辑功能特点组合电路逻辑功能特点：任意时刻的输出仅取决于该时刻的
35、输入，而与信号作用前电路原来的状态无关；时序电路逻辑功能特点时序电路逻辑功能特点：任意时刻的输出不仅取决于该时刻的输入，而与信号作用前电路原来的状态有关。图3-1 输入、输出组合逻辑电路的框图图3-1中输出变量与输入变量之间可表示为：组合电路的分析步骤组合电路的分析步骤：1.由已知的逻辑图，写出相应的逻辑函数式；2.对函数式进行化简；3.根据化简后的函数式列真值表，找出其逻辑功能。xxxfyxxxfyxxxfymnnmm,2121222111例3-1试分析图3-3所示电路的逻辑功能，并指出该电路的用途。图3-2 例3-1的逻辑图解：1.由逻辑图，写函数式：2.化简得：3.列真值表：ABCCAB
36、CBABCAYCABCABY3.2 组合逻辑电路的设计方法组合逻辑电路的设计方法组合电路的设计分为组合电路的设计分为：SSI设计和MSI设计，SSI设计的基本单元电路为门电路，MSI设计的基本单元电路为中规模集成电路。组合电路的设计步骤组合电路的设计步骤：1.进行逻辑抽象；2.写出逻辑函数式；3.选定设计所用器件的类型；4.化简或变换；5.画逻辑图。例3-2设计一个三变量的多数表决电路。当输入变量中有两个或两个以上同意时，提议被通过；否则，提议不被通过。解：1.进行逻辑抽象：2.写出逻辑函数式：3.选定器件类型为小规模集成电路的设计。4.化简得：5.画逻辑图：ABCCABCBABCAYCABC
37、ABY3.3 若干常用的组合逻辑电路若干常用的组合逻辑电路3.3.1 编码器编码器 编码器编码器是能够实现编码功能的电路。1 二进制编码器1）二进制普通编码器 图3-3 3位二进制普通编码器的逻辑图 逻辑功能：将 编成000代码，将 编成001代码，依次类推，将 编成111代码。表3-3 3位二进制普通编码器的真值表 I0I1I72）二进制优先编码器图3-4 3位二进制优先编码器的逻辑图 表3-4 3位二进制优先编码器74LS148的真值表 例3-3试用两片74LS148实现一个16线-4线优先编码器，将 16个低电平信号编成11110000代码。要求 优先级最高。解：A15A0A15A153
38、.3.2 译码器译码器译码器是能够实现译码功能的电路。1二进制译码器1）译码器74LS138 图3-5 中规模集成3位二进制译码器 当 时，控制端有效，输出函数表达式为：01321SSS，AAAYAAAYAAAYAAAYAAAYAAAYAAAYAAAY02701260125012401230122012101201表3-5 中规模集成3线-8线译码器74LS138的真值表 例3-4试用两片74LS138实现一个4线-16线译码器，要求将4位二进制代码00001111分别译成16个低电平信号。解：2）用74LS138实现多输出逻辑函数的步骤：a)将待求函数式化成最小项和的形式，并转换成与非-与非
39、式；b)画逻辑图。例3-5试用74LS138实现多输出逻辑函数：CBABCBAZCACBAZCBACABCBZ321解：a)将待求函数式化成最小项和的形式：转换成与非-与非式得：mmmmCBACABABCCBACBAABCBAZmmmCBABCACBACACBAZmmmmCBACABCBACBACBACABCBZ76504316521321mmmmmmmmZmmmmmmZmmmmmmmmZ7650765043143165216521321b)画逻辑图：令 CABAAA012，2显示译码器显示译码器:用于驱动显示器的译码器。七段半导体数码管，是由七段独立的发光二极管组成，通过这七段独立的发光二极
40、管的不同点亮组合，来显示十个不同的数字。(a)外形图 (b)共阴极 (c)共阳极 图3-6 半导体数码管 表3-6 七段显示译码器的真值表写函数式：化简得：AAAAAAAAAAAAYAAAAAAAAAAAAAAAAYAAAAAAAAAAAAAAAAAAAAAAAAYAAAAAAAAAAAAAAAAYAAAAYAAAAAAAAYAAAAAAAAAAAAY012301201233g0123012301230123f012301230123012301230123e0123012301230123d0123c01230123b012301230123aAAAAAAYAAAAAAAYAAAYAAAAA
41、AAAAYAAAAAYAAAAAAAAYAAAAAAAAY012123g0112023f120e012012012d01223c01201213b13020123a图3-7 七段显示译码器7448的逻辑图 用七段显示译码器7448直接驱动共阴极的七段半导体数码管的驱动电路：图3-8 七段显示译码驱动电路 ：称为灯测试输入端，低电平有效。当 =0时，数码管显示数字8，表明该数码管正常工作；否则，数码管不能正常显示。数码管正常显示时，应令端接高电平。：称为灭零输入端，低电平有效，用于将无效的零灭掉。：称为消隐输入/灭零输出端，均为低电平有效。LTLTRBIRBOBI例3-6设计一个有灭零控制的10
42、位数码显示系统，要求保留小数点后一位有效数字。解：3.3.3 数据选择器数据选择器数据选择器：是能够按照给定的地址将某个数据从一组数据中选出来的电路。1.双四选一数据选择器74LS153图3-9 双四选一数据选择器74LS153的逻辑图当 =0，即控制端有效时实现数据选择功能，输出逻辑函数式：S1DAADAADAADAAY3012011010011表3-7 双四选一数据选择器74LS153的真值表 例3-7试用1个双四选一数据选择器74LS153接成1个八选一数据选择器。解：2.八选一数据选择器74LS152图3-9八选一数据选择器74LS152的逻辑图其函数式：DAAADAAADAAADAA
43、ADAAADAAADAAADAAAY70126015012240123012201210120012 表3-8 八选一数据选择器74LS152的真值表3.用数据选择器实现逻辑函数的步骤：1）变换。2）画逻辑图。例3-8用四选一数据选择器实现函数 。解：1）变换：四选一数据选择器的输出函数式：令 ，并代入待求函数式得：CABCABZDAADAADAADAAY3012011010011BAAA01，10)(10010110010101100101011010011001AACAACAAAACAACAACAAAACAACAACAACAAAAACCAAACABCABZ令所以可得：2）画逻辑图：Y1Z
44、103210DCDCDD3.3.4加法器加法器 半加半加：不考虑进位直接把两个二进制数相加。全加全加：考虑低位来的进位，把两个一位二进制数及低位送来的进位一起相加。1一位半加器 表3-9 一位半加器的真值表由表3-14，可得出相应的函数式为画逻辑图：BACBABABASii1iiiiiiii图3-10 一位半加器的逻辑图 一位半加器的逻辑符号：图3-11 一位半加器的逻辑符号2一位全加器 表3-10 一位全加器的真值表化简后的函数式为：画逻辑图：CBBACACCBACBACBACBASiiiiii1iiiiiiiiiiiiii图3-34 一位双全加器74LS183的1/2逻辑图一位全加器的逻辑
45、符号：图3-12 一位全加器的逻辑符号 3串行进位加法器图3-13 四位串行进位加法器的逻辑图 3.3.5 数值比较器数值比较器数值比较器:能够实现两个二进制数的大小比较功能的电路。1一位数值比较器 表3-11 一位数值比较器的真值表写函数式：BABAABBABAYYY）（）（）（BABABA画逻辑图得：图3-14 一位数值比较器的逻辑图24位数值比较器图3-15 4位数值比较器CC14585的逻辑图输出函数式为：以两片CC14585实现一个8位数值比较器的逻辑图：IYYYIBABABABAYIBABABABABABABABABABABABABABAYBABABABABA00112233BAB
46、A0011223300112233112233223333BA图3-16 8位数值比较器 3.4 组合逻辑电路中的竞争组合逻辑电路中的竞争-冒险现象冒险现象3.4.1 竞争竞争-冒险现象的产生冒险现象的产生竞争：是指门电路的两个输入信号同时向相反的逻辑电平跳变的现象。冒险:是指由于竞争的存在，在门电路的输出端可能出现尖峰脉冲的现象。图3-17 与门电路的竞争-冒险现象图3-18或门电路的竞争-冒险现象3.4.2 竞争竞争-冒险现象的判断冒险现象的判断只有一个变量状态发生变化情况，电路是否存在竞争-冒险的判断方法：看该电路的逻辑函数式在一定条件下，是否能够转换成或 的情况，若能，则该电路存在竞争
47、-冒险；否则，该电路不存在竞争-冒险。例3-12试判断图3-19所示电路是否存在竞争-冒险，已知任何瞬间只有一个变量状态发生变化。图3-19 例3-12的电路解：图3-19的逻辑函数式为：当 时，上式可以转换成故该电路存在竞争-冒险。3.4.3 竞争竞争-冒险现象的消除方法冒险现象的消除方法由于竞争-冒险，在电路中产生的尖峰脉冲是电路中的噪声，需要设法消除，常用的消除方法有：引入封锁脉冲；引入选通脉冲；修改逻辑设计；接入滤波电容。CAABY1 CBAAY数字电子技术第第4 4章章 触发器触发器第第4 4章章 触发器触发器4.1 触发器的基本概念触发器的基本概念 4.2 触发器的电路结构与动作特
48、点触发器的电路结构与动作特点4.3 触发器的逻辑功能描述及其转换触发器的逻辑功能描述及其转换4.1触发器的基本概念触发器的基本概念触发器触发器:用于存储一位二值信号的基本单元电路。触发器的特点触发器的特点：(1）具有两个能够自行保持的稳定状态0和1；(2）在不同的输入信号作用下，能够置成0状态或1状态。触发器的0状态：；触发器的1状态：。按照电路结构形式的不同分为：基本RS触发器、主从触发器、维持阻塞触发器、CMOS边沿触发器等；按照触发器逻辑功能的不同分为：RS触发器、JK触发器、T触发器、D触发器等；按照存储数据的原理不同分为：静态触发器和动态触发器。1,0QQ0,1QQ 4.2触发器的电
49、路结构与动作特点触发器的电路结构与动作特点4.2.1基本基本RS触发器的电路结构与动作特点触发器的电路结构与动作特点1.由或非门构成的基本RS触发器(a)(b)图4-1 由或非门组成的基本RS触发器(a)电路结构 (b)逻辑符号 表4-1 由或非门构成的基本RS触发器的特性表动作特点：输入信号在全部作用时间里，都能直接改变触发器输出端的状态，抗干扰能力非常差。例4-1 如图4-1所示基本RS触发器，已知 和 的电压波形如图4-2所示，试画出输出端对应的电压波形。SDRD图4-2 例4-1的电压波形2.由与非门构成的基本RS触发器 (a)(b)图4-3 由与非门组成的基本RS触发器(a)电路结构
50、 (b)逻辑符号 表4-2 由与非门构成的基本RS触发器的特性表 动作特点：输入信号在全部作用时间里，都能直接改变触发器输出端的状态。例4-2 如图4-3所示基本RS触发器，已知 和 的电压波形如图4-4所示，试画出输出端对应的电压波形。SDRD图4-4 例4-2的电压波形 4.2.2同步同步RS触发器的电路结构与动作特点触发器的电路结构与动作特点(a)(b)图4-5同步RS触发器 (a)电路结构 (b)逻辑符号表4-3 同步RS触发器的特性表动作特点:CP=0时，触发器状态始终保持；CP=1时，输入信号在全部作用时间里都能直接改变触发器输出端的状态。在CP=0时，不受外界干扰；CP=1时,抗
