1、1 12.1 集成电路的基本制造工艺2.2 集成电路的封装工艺2.3 集成电路版图设计第2章 集成电路的基本制造工艺及版图设计2 2半个多世纪前的1947年贝尔实验室发明了晶体管；1949年Schockley发明了双极（Bipolar）晶体管；1962年仙童公司首家推出TTL（TransistorTransistor Logic）系列器件；1974年ECL（EmitterCoupled Logic）系列问世。双极系列速度快，但其缺点是功耗大，难以实现大规模集成。20世纪70年代初期，MOSFET（MetalOxideSemiconductor FieldEffect Transistor）晶体
2、管异军突起。3 3现在，CMOS（Complementary MOS）已经无以替代地占据统治地位，对其不断的改进，包括采用硅栅、多层铜连线等，使得其速度和规模都已达到相当高度。然而功耗又重新变成CMOS设计中的重大难题，人们在不断地寻求突破性进展。目前，GaAs（Gallium Arsenide,砷化镓）工艺仍然是使器件速度最快的半导体工艺，它使器件可以工作在几个吉赫兹的频率上，但功耗较大，单级门功耗可达几个毫瓦。其他还有SiGe（SiliconGermanium，锗化硅）工艺，情况也基本相当。除此之外，还有崭露头角的超导（Superconducting）工艺等。4 41.ASIC主要工艺及选
3、择依据目前适用于ASIC的工艺主要有下述5种：（1）CMOS工艺：属单极工艺，主要靠少数载流子工作，其特点是功耗低、集成度高。（2）TTL/ECL工艺：属双极工艺，多子和少子均参与导电，其突出的优点是工作速度快，但是工艺相对复杂。5 5（3）BiCMOS工艺：是一种同时兼容双极和CMOS的工艺，适用于工作速度和驱动能力要求较高的场合，例如模拟类型的ASIC。（4）GaAs工艺：通常用于微波和高频频段的器件制作，目前不如硅工艺那样成熟。（5）BCD工艺：即Bipolar+CMOS+DMOS（高压MOS），一般在IC的控制部分中用CMOS。6 6根据用户和设计的需要，一般从以下5个方面选择合适的工
4、艺：（1）集成度和功耗。如果对集成度和功耗有较高的要求，则CMOS工艺是最佳选择。（2）速度（门传播延迟）。TTL和ECL工艺适合于对速度要求较高的ASIC。对速度要求特别高的微波应用场合，则必须选择GaAs工艺。（3）驱动能力。几种工艺中，TTL/ECL的驱动能力最强。（4）成本造价。相对来说，CMOS工艺为首选工艺。对于模拟类型的ASIC，则需要选用相对复杂的BiCMOS工艺。（5）有无IP库和设计继承性。7 72.深亚微米工艺特点通常将0.35 m以下的工艺称为深亚微米（DSM）工艺。目前，国际上0.18 m工艺已很成熟，0.13 m工艺也趋成熟。深亚微米工艺的特点包括：（1）面积（Si
5、ze）缩小。特征尺寸的减小使得芯片面积相应减小，集成度随之得到很大提高。例如，采用0.13 m工艺生产的ASIC，其芯片尺寸比采用0.18 m工艺的同类产品小50。8 8（2）速度（Speed）提高。寄生电容的减小使得器件的速度进一步提高。目前采用0.13 m 工艺已生产出主频超过1 GHz的微处理器。（3）功耗（Power Consumption）降低。深亚微米的互连线分布参数的影响随着集成度的提高也越来越突出，线延迟对电路的影响可能超过门延迟的影响，而成为其发展的主要制约因素，并极大地制约着前端设计的概念和过程。9 93.制造影响设计芯片的制造技术引导并制约着芯片的设计技术，其影响有以下几
6、个方面：(1)扩展了设计技术空间。(2)提高了对设计技术的要求。(3)促成了新的设计技术文化。10102.1 集成电路的基本制造工艺 CMOS集成电路制作在一片圆形的硅薄片（Wafer）上。每个硅片含有多个独立芯片或称为管芯。量产时，一个硅片上的管芯通常相同。硅片上除管芯外，一般还有测试图形和工艺检测图形，用来监测工艺参数，如图2-1所示。1111图2-1 硅片上的管芯1212简化的IC制造过程如图2-2所示。简化的IC制造工艺步骤如图2-3所示。图2-3只列出了主要的工序，没有列出化学清洗及中测以后的工序，如裂片、压焊、封装等后工序。但我们对后工序要有足够的重视，因为后工序所占的成本比例较大
7、，对产品成品率的影响也较大。1313图2-2 IC制造过程1414图2-3 IC制造工艺步骤1515IC制造工艺主要有：氧化：在单晶体上或外延层上生长一层二氧化硅的过程。光刻：就是利用感光胶感光后的抗腐蚀特性，在硅片表面的掩膜层上刻制出所要求的图形。光刻版是记载有图形的一系列玻璃版或铬版等，不同版上的图形在工艺制造时有先后顺序和相互制约关系，图形数据来源于我们设计的集成电路版图，其作用是控制工艺过程，以便有选择地实现指定器件。1616扩散：就是在高温下将N型或P型杂质从硅表面扩散到体内的过程。淀积：就是在一特定的装置中，通过通入不同的反应气体而在一定的工艺条件下往硅片表面沉淀一层介质或薄膜，如
8、Poly。1717目前，对设计ASIC来说，可供选择的制造工艺有：通用的CMOS工艺；适宜高速大电流的ECLTTL，即双极（Bipolar）工艺；将两者相结合的BiCMOS工艺；极高速的GaAs工艺等。这些制造工艺在一段时期将同时并存。然而对ASIC设计而言，主流工艺还是CMOS工艺。当然目前还有一种正在发展中的BCD（Bipolar+CMOS+DMOS（高压）工艺。18182.1.1 双极工艺简化的标准双极工艺如图2-4所示。图中:（a）为隐埋层(Buried Layer BL)扩散；（b）为外延层(epitaxial layer,简写为epi)生成;（c）为隔离扩散；（d）为硼扩散,即基区
9、扩散；（e）为磷扩散,即发射区扩散；（f）为刻蚀,即将所有需引线地方的氧化层全部刻掉，露出硅表面而形成引线欧姆洞；1919图2-4 标准双极型IC工艺流程2020（g）为铝线的形成过程,即首先在整个硅片表面蒸一层铝，接着把不需要的地方的铝再反刻掉，就形成了芯片内部的内连线。最后还要经过钝化，即生长保护膜的过程。由典型的PN结隔离的掺金TTL电路工艺制作的集成电路中的NPN晶体管剖面图如图 2-5 所示，它基本上由表面图形(光刻掩膜)和杂质浓度分布决定。下面结合主要工艺流程来介绍双极型集成电路中元器件的形成过程及其结构。2121图2-5 典型数字集成电路中NPN晶体管的剖面图22221.衬底选择
10、对于典型的PN结隔离双极集成电路来说，衬底一般选用P型硅。为了提高隔离结的击穿电压而又不使外延层在后续工艺中下推太多，衬底电阻率选10 cm。23232.第一次光刻N+隐埋层扩散孔光刻第一次光刻（即光1）的掩膜版图形及隐埋层扩散后的芯片剖面图如图2-6所示。由于集成电路中的晶体管是三结四层结构，故集成电路中各元件的端点都从上表面引出，并在上表面实现互连。为了减小晶体管集电极的串联电阻和寄生PNP管的影晌，在制作元器件的外延层和衬底之间需要作N+隐埋层。2424图 2-6 第一次光刻的掩膜版图形及隐埋层扩散后的芯片剖面图25253.外延层淀积外延层淀积后的芯片剖面图如图2-7所示。外延层淀积时应
11、考虑的设计参数主要是外延层电阻率epi和外延层厚度epi。为了使结电容Cjb、Cjc小，击穿电压U(BR)CBO高，以及在以后的热处理过程中外延层下推的距离小，epi应选得高一些；为了使集电极串联电阻rcs和饱和压降UCES都小，又希望epi低一些。这两者是矛盾的，需加以折中。2626图2-7 外延层淀积后的芯片剖面图 27274.第二次光刻P+隔离扩散孔光刻隔离扩散的目的是在硅衬底上形成许多孤立的外延层岛，以实现各元件间的电绝缘。实现隔离的方法很多，有反偏PN结隔离、介质隔离、PN结介质混合隔离等。各种隔离方法各有优缺点。由于反偏PN结隔离的工艺简单，与元件制作工艺基本相容，因而成为目前最常
12、用的隔离方法，但此方法的隔离扩散温度高（T=1175），时间长（t=2.53 h），结深可达57 m，所以外推较大。此工艺称为标准隐埋集电极（Standard Buried Co11ecuor,SBC）隔离工艺。在集成电路中，P衬底应接最负电位，以使隔离结处于反偏，达到各岛间电绝缘的目的。隔离扩散孔的掩膜版图形及隔离扩散后的芯片剖面如图2-8所示。2828图2-8 隔离扩散(a)隔离扩散孔的掩膜版图形（阴影区）；（b）隔离扩散后硅片的剖面图29295.第三次光刻P型基区扩散孔光刻此次光刻决定NPN管的基区以及基区扩散电阻的图形。基区扩散孔的掩膜版图形及基区扩散后的芯片剖面如图2-9所示。303
13、0图2-9 基区扩散（a）基区扩散孔的掩膜版图形（阴影区）；（b）基区扩散后硅片的剖面图31316.第四次光刻N+发射区扩散孔光刻此次光刻还包括集电极和N型电阻的接触孔以及外延层的反偏孔。由于Al和N-Si接触，只有当N型硅的杂质浓度NP 大于等于 1019 cm-3时，才能形成欧姆接触，因此必须进行集电极接触孔N+扩散。此次光刻版的掩膜图形和N+发射区扩散后的芯片剖面如图2-10所示。3232图2-10 N+发射区和引线接触区扩散（a）掩膜版图形（阴影区）;（b）基区扩散后硅片的剖面图33337.第五次光刻引线接触孔光刻此次光刻的掩膜版图形如图2-11所示。3434图2-11 引线接触孔图形
14、（阴影区）35358.第六次光刻金属化内连线光刻此次光刻版的掩膜版图形及反刻铝形成金属化内连线后的芯片复合图及剖面图如图2-12 所示。图2-13给出了在双极型模拟电路中使用的放大管和双极型数字电路中使用的开关管的复合工艺图。由图可见，模拟电路中的放大管的版图面积比数字集成电路中用的开关管的面积大，这是由于模拟电路的电源电压高，要求放大管的击穿电压U(BR)高，因此选用外延层的电阻率epi较高、厚度epi较厚、结深jc较深，于是耗尽区宽度增加，横向扩散严重。3636图2-12 金属化内连线（a）第六次光刻的掩膜版图形；（b）形成内连线后的芯片复合图形；（c）剖面图3737图2-13 集成电路中
15、双极型晶体管的复合工艺图（a）典型的模拟集成电路中使用的放大管；（b）数字集成电路中使用的开关管（图中各数字均以m为单位）38382.1.2 CMOS工艺MOS集成电路由于其有源元件导电沟道的不同，又可分为PMOS集成电路、NMOS集成电路和CMOS集成电路。各种MOS集成电路的制造工艺不尽相同。MOS集成电路制造工艺根据栅极的不同可分为铝栅工艺（栅极为铝）和硅栅工艺（栅极为掺杂多晶硅）。由于CMOS集成电路具有静态功耗低、电源电压范围宽、输出电压幅度宽（无阈值损失）等优点，且具有高速度、高密度的潜力，又可与TTL电路兼容，因此使用比较广泛。3939在CMOS电路中，P沟MOS管作为负载器件，
16、N沟MOS管作为驱动器件，这就要求在同一个衬底上制造PMOS管和NMOS管，所以必须把一种MOS管做在衬底上，而把另一种MOS管做在比衬底浓度高的阱中。根据阱的导电类型，CMOS电路又可分为P阱CMOS、N阱CMOS和双阱CMOS电路。传统的CMOS IC工艺采用P阱工艺，这种工艺中用来制作NMOS管的P阱，是通过向高阻N型硅衬底中扩散(或注入)硼而形成的。4040N阱工艺与之相反，是向高阻P型硅衬底中扩散(或注入)磷，形成一个做PMOS管的阱，由于NMOS管做在高阻的P型硅衬底上，因而降低了NMOS管的结电容及衬底偏置效应。这种工艺的最大优点是同NMOS器件具有良好的兼容性。双阱工艺是在高阻
17、的硅衬底上，同时形成具有较高杂质浓度的P阱和N阱,NMOS管和PMOS管分别做在这两个阱中。这样，可以独立调节两种沟道MOS管的参数，以使CMOS电路达到最优的特性，而且两种器件之间的距离也因采用独立的阱而减小，以适合于高密度的集成，但其工艺比较复杂。4141以上统称为体硅CMOS工艺。此外，还有SOSCMOS工艺（蓝宝石上外延硅膜）、SOICMOS工艺（绝缘体上生长硅单晶薄膜）等，它们从根本上消除了体硅CMOS电路中固有的寄生闩锁效应。而且由于元器件间是空气隔离的，有利于高密度集成，且结电容和寄生电容小，速度快，抗辐照性能好,SOICMOS工艺还可望做成立体电路。但这些工艺成本高，硅膜质量不
18、如体硅，所以只在一些特殊用途（如军用、航天）中才采用。下面介绍几种常用的CMOS集成电路的工艺及其元器件的形成过程。42421.P阱硅栅CMOS工艺典型的P阱硅栅CMOS工艺从衬底清洗到中间测试，总共50多道工序，需要5次离子注入，连同刻钝化窗口，共10次光刻。下面结合主要工艺流程（5次离子注入、10次光刻）来介绍P阱硅栅CMOS集成电路中元件的形成过程。图2-14是P阱硅栅CMOS反相器的工艺流程及芯片剖面示意图。4343图2-14 P阱硅栅CMOS反相器的工艺流程及芯片剖面示意图4444(1)光：阱区光刻，刻出阱区注入孔（见图2-14(a)。(2)阱区注入及推进，形成阱区(见图2-14（b
19、）)。(3)去除SiO2，长薄氧，长Si3N4(见图2-14(c)。(4)光：有源区光刻，刻出P管、N管的源、漏和栅区(见图2-14(d)。(5)光：N管场区光刻，刻出N管场区注入孔。N管场区注入，以提高场开启，减少闩锁效应及改善阱的接触（见图2-14(e)）。(6)长场氧，漂去SiO2及Si3N4（见图2-14(f)），然后长栅氧。4545(7)光：P管区光刻（用光的负版)。P管区注入，调节PMOS管的开启电压（见图2-14(g)），然后长多晶。(8)光：多晶硅光刻，形成多晶硅栅及多晶硅电阻（见图2-14(h)）。(9)光：P区光刻，刻去P管区上的胶。P区注入，形成PMOS管的源、漏区及P保
20、护环（见图2-14(i)）。(10)光：N区光刻，刻去N+区上的胶（可用光的负版）。N区注入，形成NMOS管的源、漏区及N保护环（见图2-14(j)）。4646(11)长PSG：（见图2-14(k)）。(12)光：引线孔光刻。可在生长磷硅玻璃后先开一次孔，然后在磷硅玻璃回流及结注入推进后再开第二次孔（见图2-14(l)）。(13)光：铝引线光刻。(14)光：压焊块光刻（见图2-14(m)）。47472.N阱硅栅CMOS工艺N阱CMOS工艺的优点之一是只要对现有的NMOS工艺作一些改进，就可以形成N阱工艺。图2-15是典型的N阱硅栅CMOS反相器的工艺流程及芯片剖面的示意图。由图可见其工艺制造步
21、骤类似于P阱CMOS工艺（除了采用N阱外）。第一步是确定N阱区，第二步是低剂量的磷注入，然后在高温下扩散推进，形成N阱。接下来的步骤是确定器件的位置和其他扩散区，生长场氧化层，生长栅氧化层，长多晶硅，刻多晶硅栅，淀积CVD氧化层，光刻引线接触孔，进行金属化。4848图2-15 N阱硅栅CMOS反相器的工艺流程、芯片剖面及器件形成过程示意图49493.双阱硅栅CMOS工艺双阱CMOS 工艺为P沟MOS管和N沟MOS管提供了可各自独立优化的阱区，因此，与传统的P阱工艺相比，可以做出性能更好的N沟MOS管（较低的电容，较小的衬底偏置效应）。同样，P沟MOS管的性能也比N阱工艺的好。通常，双阱CMOS
22、工艺采用的廉价材料是在N或P衬底上外延一层轻掺杂的外延层，以防止闩锁效应。其工艺流程除了阱的形成（此时要分别形成P阱和N阱）这一步外，其余都与P阱工艺类似。主要步骤如下：5050（1）光：确定阱区。（2）N阱注入和选择氧化。（3）P阱注入。（4）推进，形成N阱、P阱。（5）场区氧化。（6）光：确定需要生长栅氧化层的区域。（7）生长栅氧化层。（8）光：确定注硼(调整P沟器件的开启电压)区域，注入硼。（9）淀积多晶硅，多晶硅掺杂。（10）光：形成多晶硅图形。5151（11）光：确定P区域，注硼形成P区。（12）光：确定N区，注磷形成N区。（13）LPCVD生长二氧化硅层。（14）光：刻蚀接触孔。（
23、15）淀积铝。（16）光：反刻铝形成铝连线。图2-16为双阱硅栅CMOS反相器的版图和芯片剖面示意图。5252图2-16 双阱硅栅CMOS反相器的版图和芯片剖面示意图（a）双阱硅栅CMOS反相器的版图；(b)双阱硅栅CMOS反相器的剖面图5353CMOS制造工艺进展的标志以能够加工的半导体层最细线条宽度作为特征尺寸。按照特征尺寸的不同，CMOS工艺可分为以下几种：微米级（M）：1.0 m以上，系统时钟频率在40 MHz以下，集成度规模在20万门以下；亚微米级（SM）：0.6 m左右，系统时钟频率在100 MHz以下，集成度规模在50万门以下；5454深亚微米级（DSM）：0.35 m以下，系统
24、时钟频率在100 MHz以上，集成度规模在100万门以上；超深亚微米级（VDSM）：0.18 m以下，系统时钟频率在200 MHz以下，集成度规模在500万门以上；在设计ASIC时设计师可以根据ASIC的应用要求，选择合适的工艺。55552.1.3 BiCMOS工艺用双极工艺可以制造出速度高、驱动能力强、模拟精度高的器件，但双极器件在功耗和集成度方面却无法满足集成规模越来越大的系统集成的要求。而CMOS工艺可以制造出功耗低、集成度高和抗干扰能力强的CMOS器件，但其速度低、驱动能力差。BiCMOS工艺把双极器件和CMOS器件同时集成在同一芯片上，它综合了双极器件高跨导、强负载驱动能力和CMOS
25、器件高集成度、低功耗的优点，使其互相取长补短，发挥各自的优势。它给高速、高集成度、高性能的LSI及VLSI的发展开辟了一条新的道路。5656对BiCMOS工艺的基本要求是要将两种器件组合在同一芯片上，两种器件各有其优点，由此得到的芯片具有良好的综合性能，而且相对双极和CMOS工艺来说，不增加过多的工艺步骤。目前，已开发出许多种各具特色的BiCMOS 工艺，归纳起来，大致可分为两大类：一类是以CMOS工艺为基础的BiCMOS工艺，其中包括P阱BiCMOS和N阱BiCMOS两种工艺；另一类是以标准双极工艺为基础的BiCMOS工艺，其中包括P阱BiCMOS和双阱BiCMOS两种工艺。5757当然，以
26、CMOS工艺为基础的BiCMOS工艺对保证其器件中的CMOS器件的性能比较有利，而以双极工艺为基础的BiCMOS工艺，对提高其器件中的双极器件的性能有利。影响BiCMOS器件性能的主要是双极部分，因此以双极工艺为基础的BiCMOS工艺用得较多。下面简要介绍这两大类BiCMOS工艺的主要步骤及其芯片的剖面情况。58581.以CMOS工艺为基础的BiCMOS工艺1)以P阱CMOS为基础的BiCMOS工艺此工艺出现较早。其基本结构如图2-17所示。它以P阱作为NPN管的基区，以N+衬底作为NPN管的集电区。以N源、漏扩散(或注入)作为NPN管的发射区扩散及集电极的接触扩散。这种结构的主要优点是：（1
27、）工艺简单。（2）MOS晶体管的开启电压可通过一次离子注入进行调整。（3）NPN管自隔离。5959图2-17 以P阱CMOS工艺为基础的BiCOMS器件剖面图6060但由图2-17可见，此种结构中NPN管的基区太宽，基极和集电极串联电阻太大。另外，NPN管和PMOS管共衬底，限制了NPN管的使用。为了克服上述缺点，可对此结构作如下的修改：（1）用N-N外延衬底，以降低NPN管的集电极串联电阻。（2）增加一次掩膜，进行基区注入、推进，以减小基区宽度和基极串联电阻。（3）采用多晶硅发射极以提高速度。（4）在P阱中制作横向NPN管，以提高NPN管的使用范围。61612)以N阱CMOS为基础的BiCM
28、OS工艺此工艺中的双极器件与PMOS管一样，是在N阱中形成的。其结构如图2-18(a)所示。这种结构的主要缺点是NPN管的集电极串联电阻rcs太大，影响了双极器件的性能，特别是驱动能力。若以P-Si为衬底，并在N阱下设置N隐埋层，然后进行P型外延，如图2-18(b)所示，则可使NPN管的集电极串联电阻rcs减小为原来的1/51/6，而且可以使CMOS器件的抗闩锁性能大大提高。6262图2-18 以N阱CMOS为基础的BiCMOS结构（a）体硅衬底；（b）外延衬底63632.以双极工艺为基础的BiCMOS工艺1)以双极工艺为基础的P阱BiCMOS工艺以CMOS工艺为基础的BiCMOS工艺中，影响
29、BiCMOS电路性能的主要是双极型器件。显然，若以双极工艺为基础，对提高双极型器件的性能是有利的。图2-19是以典型的PN结隔离双极型工艺为基础的P阱BiCMOS器件的结构剖面示意图。它采用P衬底、N隐埋层、N外延层，在外延层上形成P阱结构。6464该工艺采用成熟的PN结对通隔离技术；为了获得大电流下低的饱和压降，采用高浓度的集电极接触扩散；为防止表面反型，采用沟道截止环。NPN管的发射区扩散与NMOS管的源（S）、漏（D）区掺杂和横向PNP管及纵向PNP管的基区接触扩散同时进行；NPN管的基区扩散与横向PNP管的集电区、发射区扩散，纵向PNP管的发射区扩散，PMOS管的源、漏区的扩散同时完成
30、。栅氧化在PMOS管沟道注入之后进行。6565图2-19 三种以PN结隔离双极型工艺为基础的P阱BiCMOS器件的结构剖面图6666这种结构克服了以P阱CMOS工艺为基础的BiCMOS结构的缺点，而且还可以用此工艺获得对高压、大电流有利的纵向PNP管和LDMOS及VDMOS结构，以及在模拟电路中十分有用的I2L等器件结构。67672)以双极工艺为基础的双阱BiCMOS工艺以双极工艺为基础的P阱BiCMOS工艺虽然得到了较好的双极器件性能，但是CMOS器件的性能不够理想。为了进一步提高BiCMOS电路的性能，满足双极和CMOS两种器件的不同要求，可采用如图2-20所示的以双极工艺为基础的双隐埋层
31、双阱结构的BiCMOS工艺。6868图2-20 以双极工艺为基础的双隐埋层双阱BiCMOS工艺的器件结构剖面图6969这种结构的特点是采用N及P双隐埋层双阱结构，采用薄外延层来实现双极器件的高截止频率和窄隔离宽度。此外，利用CMOS工艺的第二层多晶硅作为双极器件的多晶硅发射极，不必增加工艺就能形成浅结和小尺寸发射极。70702.2 集成电路的封装工艺 ASIC的封装形式对电路的工作性能和成本都有十分重要的影响。芯片本身虽经过精心设计，但若封装不合理或封装发生故障，那么IC不可能发挥其正常作用。封装的费用在IC的成本中也占有相当大的比重，甚至在许多情况下封装成本比硅芯片成本高许多。71712.2
32、.1 集成电路的封装类型IC的标准产品都具有各自的标准封装形式。所谓标准封装，是指封装技术、材料、规格、几何尺寸、引出线数等都有相应的标准系列。常见的各种封装类型如图2-21所示。7272图2-21 常见的各种封装类型73732.2.2 集成电路封装工艺流程IC 封装对器件的正常工作和性能至关重要，除了提供一个供信号和电源线进出裸芯的方式外，IC 封装还可消除电路产生的热量并提供机械上的支持。此外，它还可以保护裸芯不受环境因素（比如潮湿度）的影响。封装技术还对微处理器和信号处理器的性能和散热有重要的影响。这种影响随着时间的推移以及技术规模的缩小所带来的内部信号延迟和片上电容的减小，正变得越来越
33、显著。7474一般来讲，高性能计算机中有超过50的延迟是封装延迟，并且这个数字还有上升的趋势。近几年，对于有更小电感和电容的高性能封装技术的研究工作正在加速推进。由于芯片引出脚个数和芯片电路复杂度基本呈正比例，因而一个电路复杂度增加的裸芯片需要更多的输入/输出引脚。这个关系最早是被IBM的E.Rent观察到的，他把观察到的现象翻译成了一个经验公式，我们称这个公式为RENT定理。这个公式将输入/输出引脚的数目和电路的复杂度联系了起来，电路的复杂度用门数目表示。7575该公式是P=KG （2-1）这里,K是每个门平均的I/O引脚数，G是门的个数，是RENT指数，P是芯片的I/O引脚数。在0.10.
34、7之间变化,它的值很大程度上取决于应用面积、结构、电路的组织，如表2-1所示。很明显，微处理器的输入/输出性能和内存非常不同。7676表2-1 不同系统的常量7777我们观察到的集成电路引脚数每年增加的速率在8%11之间变化。我们预计到2010年大于2000引脚的封装将会有市场。由于这些原因，传统的双列直插式封装将会被其他一些诸如表面封装、网格阵列、多芯片模块技术取代。对于电路设计者来说，知道这些已有的封装以及它们的优缺点是有用的。7878一个好的封装必须满足许多要求：（1）电气要求。引脚的电容（互连线到衬底上的电容）、电阻和电感都必须要小。我们必须调整一个大的特征阻抗以优化传输线特性。应注意
35、到内在集成电路的阻抗是很大的。（2）机械以及热性能。散热效率当然应该越高越好；机械稳定性要求在裸芯和芯片载体的热特性之间有一个很好的匹配；长期稳定性不仅需要从裸芯到封装的稳固连接，还需要从封装到载板的稳固连接。7979（3）低成本。成本总是比较重要的因素之一。陶瓷封装的性能比塑料封装的要好很多，但也却贵很多。增加封装的散热能力还会有增大封装成本的趋势。最便宜的塑料封装散热在1 W左右。一些稍微价高一些、但总体上说还比较便宜的塑料封装散热在 2 W 左右。再好一点的散热性能就需要更贵的陶瓷封装了。若要芯片的散热大于50 W，就需要特殊的散热附件，甚至是更加极端的技术比如说电风扇、吹风机、液体冷却
36、装置或者散热管。8080封装密度在减小主板成本上扮演着一个主要的角色。增加的引脚数目要么需要更大的封装尺寸，要么引脚间的距离减小。它们都对封装成本有很大影响。封装可以以不同的方式被分类，比如它们所使用的材料、互连级别的级数或是散热所使用的方法等。81812.2.3 封装材料封装体最为常用的材料是陶瓷或者聚合体（塑料）。后者有一个很大的优点，那就是非常便宜，但是热特性可能不太好。比如说，陶瓷Al2O3(Alumina)的导热性能就比SiO2和聚酰亚胺塑料要好很多(导热性能比分别是30和100)。进一步来说，它的热膨胀系数也更接近于典型的互连材料。Al2O3和其他陶瓷的缺点就是它们具有高介电常数，
37、这会导致大的互连电容。82822.2.4 互连级别传统的封装方法使用一个二级互连策略。第一级互连是裸芯和单个的芯片载体或者衬底相连。封装体包含一个内部的空腔，我们把芯片就放在空腔里面。这些空腔为很多和芯片引脚的互连提供了足够的空间。这些引脚又包含第二级互连，就是把芯片和整个的互连媒介相连接，这个互连媒介一般来说就是一个PC主板。复杂系统包含的互连级别可能更多，因为各个主板是用底板和带状电缆互连起来的。互连级的头两级在图2-22中示出。线键合的一个例子在图2-23中示出。8383图2-22 传统IC封装的互连8484图2-23 线键合8585虽然线键合这个过程在很大程度上是自动完成的，但这种方法
38、还是有一些主要的缺点：（1）线必须是串连连接，一个接着一个。引脚数目的增加就会导致更长的制造时间。（2）更多的引脚数目使得寻找一个可以避免线间短路的键合模式变得更有挑战性。键合线的电气特性比较差，因为其自身有电感（5 nH甚至更大）并且和相邻的信号间还会有互感。8686键合线的电感典型值大概为1 nH/mm，而每个封装引脚上的电感大概为740 nH，具体值由封装类型和封装边界引脚的位置所决定。一些很常用的封装的寄生电感和电容的典型值在表2-2中总结出来。（3）由于制造方法和费用的变化，寄生参数的精确值是很难预测的。8787表2-2 封装与键合的典型电容和电感值88882.2.5 在封装中对于热
39、学方面问题的考虑随着集成电路中能量损耗的增加，如何有效地消除芯片产生的热量变得越来越重要了。集成电路中大量的失效都是由于温度的升高引起的。可以看到的例子包括反偏二极管中的漏电流、电迁徙和热电子捕获。为了防止芯片失效，裸芯的温度应该控制在一定的范围内。商用器件的工作温度范围为070。军用元件要求较高，工作温度范围为-55125。8989封装的冷却效率和封装材料的热传导率有很大的关系。封装材料包括封装的衬底和封装体的材料两部分。封装的冷却效率还和封装结构以及在封装和冷却媒介之间的热传导效率有关。标准的封装方法用静止或者循环空气作为冷却媒介。传导效率可以通过对封装添加鳍状金属散热装置来改善。还有成本
40、更高一些的封装方法，比如说在大型机或者超级计算机中，就会通过把空气、液体或者惰性气体挤进封装中很小的导管里来达到更高的冷却效率。9090举个例子，一个40个引脚的DIP封装对于自然空气对流和强制空气对流分别有38/W和25/W的热电阻。这也就是说，一个DIP封装在自然（强制）空气对流条件下会损耗2 W（或3 W）的功率，并且还能保持裸芯和环境之间的温度差在75以下。相比较，一个陶瓷PGA的热电阻较小，范围大概在1530/W之间。9191为了减小热电阻而采用的封装方法会增加生产成本，因此在设计集成电路时，必须考虑将集成电路的能量损耗限制在一定的范围内。增加的集成度和电路性能要求使得这个问题变得越
41、来越重要了。在这个背景下，Nagata推出了一个有趣的关系，这个关系对集成复杂度和性能提供了一个限制，这个限制是热参数的函数，即这里,NG是一个芯片上的门级数量，tp是传输延迟，T是芯片与环境之间的最大温度差，是它们之间的热电阻，而E是每个门的开关能量。(2-2)ETtNpG9292幸运的是，在一个系统中并非所有的门同时工作。基于电路的工作，门的最大数量可以是比较大的。比如说，我们根据试验推导出来平均开关周期和传输延迟之间的比率范围在20(小规模电路)200(大规模电路)之间。方程(2-2)告诉我们，电路的集成受到散热和热学方面的因素的限制。那些减小E或者减小活动因子的低功率设计方法正变得越来
42、越重要。93932.3 集成电路版图设计2.3.1 版图概述用同一种工艺可以制造出任意品种的IC，所不同的就是掩膜(Mask)，设计的任务就是设计电路掩膜版图(Layout)。在一个硅圆片(Wafer)上按ASIC的版图掩膜光刻出给定图形，放在炉子里进行加工，再进行划片、封装即成需要的IC。一片裸芯片的几何图形集合就对应电路的版图。以二输入与非门的IC为例，从版图到电路的对应如图2-24(a)(d)所示。9494图2-24 从版图到电路的对应(a)版图；(b)线路图；(c)归整后的线路图；(d)与非门符号95952.3.2 版图设计规则版图设计规则是电路设计和工艺制造之间的接口约束，它的目的是
43、确保电路设计在现有光刻条件(光印刷、电子束、X射线)下能顺利地转换为合格的硅掩膜光刻版。设计规则是折中的产物，因为一方面希望在单芯片内装入尽可能多的电路，另一方面又要尽量避免或减少制造故障，提高成品率。故障包括线开路、短路和晶体管失效。线太宽容易短路，太窄又容易断线。在各个工艺阶段，例如光刻阶段，若局部材料的变化影响了扩散速率，就会造成故障。9696工艺不同、生产厂商不同，其最小线宽和规则也就不同。所谓版图设计规则，就是版图的设计尺寸规则。设计规则规定了掩膜版各层几何图形的宽度、间隔、重叠及层与层之间距离等的最小容许值。通常由CAD软件在设计结束时，据此进行设计规则检查(Design Rule
44、 Check,DRC)。设计规则是设计和生产之间的一个桥梁，是一定的工艺水平下电路的性能和成品率的最好折中。9797版图由晶体管、电阻、电容、连线和连接孔等组成。设计规则规定了一系列最小线宽、最小间距规则，包括：对元件，例如晶体管的尺寸规则。对元件的互连，例如线宽规则。对元件相互间的间距规则。从另一角度看，版图由不同的层构成。这些层包括衬底、阱、扩散区(可以作有源区)、选择区、多晶硅、多层金属、接触孔及过孔等。设计规则也规定了同一层和不同层的元件图形及其相互关系的约束规则。9898层内规则主要是线宽和间距。层间规则包括：元件层间规则，包括有源区和阱边界的间距、有源区和栅极的相互覆盖。连接孔(接
45、触孔和过孔)规则。接触孔连接金属和有源区、多晶硅。过孔连接多个金属层，在需要连接的两层之间造成一个洞，然后灌满金属实现连接。一个连接孔的尺寸通常为44。对于过孔，要求被连接的两层面积大于二氧化硅的切口面积。9999一个大芯片中可能有几百万个过孔，每一个都有一定的面积要求，因为太小或太浅都会造成失效。影响过孔成品率的因素很多，包括切口大小、形状和间距等。阱、衬底与电源、地的正确可靠的接触对电路可靠性非常重要。例如，多点接地要极力避免形成寄生闩锁电路。选择区的主要功能就是实现有效的欧姆性接触。1001001.设计规则描述1)设计规则版图设计规则是一种可缩放的设计规则(scalable design
46、 rules)。1978年时3 m，后来达到0.50.8 m。现在除了做专用电路以外，设计规则已经采用的不多了。1011011980年 Mead提出一个无量纲的单一参数“”作为特征尺寸，从而建立起一套以为自变量的几何尺寸间的函数约束关系。随着的变化，各个尺寸同时线性缩放。针对不同的工艺将代换为绝对尺寸，所有尺寸都随之变成绝对尺寸。设计规则的优点：可以延长设计数据的寿命，可移植到不同厂家加工。102102设计规则的缺点：(1)只在一定范围内适用，例如13 m工艺范围，如果在亚微米范围就不适用了，因为不同层之间的关系呈现非线性变化，不应该简单地进行线性缩放。(2)为了满足各种工艺，设计规则采用保守
47、设计，对整套规则按照最坏情况将尺寸适当放宽，版图面积要大。(3)模拟IC不太合适。因为上述缺点，目前工业界对规则兴趣不大。当电路密度上升为主要矛盾时，工业界更愿意采用微米规则，即采用绝对尺寸规范设计规则，这样可最大限度地发挥给定工艺的潜力。不过，这时的移植加工相当麻烦，需要借助于手工或者更先进的CAD工具。1031032)SCMOS设计规则美国MOSIS公司推出的SCMOSLIB标准单元库，是根据规则设计的，受到电路设计研究开发人员的普遍欢迎。当需要手工设计CMOS版图或版图单元时，可以使用SCMOS 设计规则，参考具体CMOS版图的设计规则。通常最小线宽尺寸取为2，例如对于1.2 m工艺，应
48、取=0.6 m。104104SCMOS规则的基础仍然是规则，优点在于它是一种可升级的设计规则。在特征尺寸变小时，设计师往往会加大芯片密度，在原来电路基础上添加某些新的电路模块。这时，设计师不必担心电路规模变大会造成速度下降，因为尺寸缩小又是芯片速度变快的一种因素，两种因素的折中结果使得整体性能不致明显变坏。若原设计采用了SCMOS规则设计，那么新设计对于原设计部分就不必改动或者重新设计。SCMOS有许多规则，其中的最小间距及尺寸规则如表2-3所示。105105表2-3 SCMOS最小间距及尺寸规则1061063)3 m绝对单位制规则我国的华晶集团提供的3 m硅栅CMOS设计规则就不是可升级规则
49、，它以绝对单位制定规则，此处以m为单位，不以为单位。工艺所必需的8层版列举如下：一层版：P阱(阱区)版；二层版：有源区(薄栅氧化层)版；三层版：多晶硅版；四、五层版：P+版，其正版用于P+扩，负版用于N+扩；六层版：欧姆洞(引线孔)版；七层版：反刻铝(金属条)版；八层版：压焊点版，用于刻出压焊点。107107例：有源区或薄氧化层区设计规则示意图如图2-25所示。图中包括：(1)有源区最小宽度。(2)有源区最小间距。(3)源、漏到阱的边缘的最小间距。(4)衬底、阱的接触有源区到阱边缘的最小距离。(5)N+与P+之间的最小距离。108108图2-25 有源区或薄氧化层区设计规则示意图1091092
50、.CMOS工艺的描述(1)所有的CMOS工艺都可以采用下列特征描述：两种不同的衬底(P或N)。P型管和N型管掺杂区的形成材料(Ge或P)。MOS管的栅极。内连通路。层间的接触。110110(2)对于典型的CMOS工艺，可以用不同的形式来表示各层：JPL实验室提出的一组彩色的色别图。点划线图形。不同的线型。上述几种类型的组合。111111(3)以为基准的版图规则对以下几种掩膜层的几何参数进行定义：有源区或薄氧化层。P阱或N阱。多晶硅。P+区或N+区。各个不同区域的接触孔。金属连接线。典型CMOS工艺图层定义如表2-4所示。112112表2-4 典型CMOS工艺图层定义1131132.3.3 版图
