1、Principles and Applications of Micro-computer微机原理及应用WHU第二章第二章8086系统结构系统结构Chapter 2.8086 architecture主要掌握内容主要掌握内容1、8086CPU的内部结构、管脚、时序；的内部结构、管脚、时序；2、8086CPU存储器管理方法；存储器管理方法；3、了解、了解8086系统配置，系统配置，8086最大工作模式与最大工作模式与最小工作模式下三总线的产生；最小工作模式下三总线的产生；28086/8088 CPU概述概述Introduction316位微处理器的基本结构特点位微处理器的基本结构特点v 引脚功能
2、复用引脚功能复用 v单总线、累加器结构单总线、累加器结构v可控三态电路可控三态电路v总线分时复用总线分时复用48086微处理器的特点微处理器的特点v 40引脚的双列直插式引脚的双列直插式 v时钟频率有三种时钟频率有三种v16根数据线和根数据线和20根地址线根地址线v于于8位位CPU8080向上兼容向上兼容v可与可与8087协处理器及协处理器及8089输入输入/输出处输出处理器构成多机系统理器构成多机系统v8088CPU内部结构与内部结构与8086的区别的区别5CPU的基本结构与工作机理的基本结构与工作机理6程序计数器程序计数器PC指令寄存器指令寄存器IR处理器状态字处理器状态字PSW堆栈指示器
3、堆栈指示器SP指令译码器指令译码器IDI/O控制逻辑控制逻辑工作寄存器工作寄存器地址寄存器地址寄存器数据寄存器数据寄存器 ALU 控制器控制器7三条指令：三条指令：MOV AL,7;ADD AL,0AH;MOV 20H,ALCPU的主要性能指标的主要性能指标8v 数据宽度数据宽度(字长字长)：一次所能处理的二进制数的位数，：一次所能处理的二进制数的位数，一般等于数据总线宽度。一般等于数据总线宽度。v寻址能力寻址能力(或寻址范围或寻址范围)：直接存取数据的内存地址：直接存取数据的内存地址的范围，由地址总线引脚的数目来决定的。单位：的范围，由地址总线引脚的数目来决定的。单位：1K=1024个地址；
4、个地址；1M=1024K；1G=1024M等；等；220=1M。80286 的地址线有的地址线有24根，寻址能力为根，寻址能力为 224=16M；386/486/586的地址线为的地址线为32根，寻址能力根，寻址能力232=4G。v 运算速度运算速度：每秒执行基本指令的条数，：每秒执行基本指令的条数，MIPS(Million Instruction Per Second)。对于某一特定的对于某一特定的CPU，其其MIPS值并非定值，得出的值并非定值，得出的数据会因数据会因CPU正在执行的软件的不同而不同正在执行的软件的不同而不同。CPU的指令体系的指令体系9v CISC(即即 Complex
5、Instruction Set Computer：复杂指令集计算机复杂指令集计算机)CISC指令集复杂，历史要悠久，早期指令集复杂，历史要悠久，早期 Intel 80X86系列中的系列中的 8088，80286等，都是按等，都是按CISC理论设计的。理论设计的。(1)复杂指令复杂指令(Complex Instruction)；(2)复杂的内存参考方式复杂的内存参考方式(Complex Memory Reference Methods)；(3)微程序结构微程序结构(Micro Programming)v RISC(即即 Reduced Instruction Set Computer：精简指令集
6、计算机精简指令集计算机)RISC机器指令简化，提供有限数量的常用和必须的指令，组合机器指令简化，提供有限数量的常用和必须的指令，组合成复杂指令，提高成复杂指令，提高CPU速度，简化芯片的复杂程度，节省芯片空间。速度，简化芯片的复杂程度，节省芯片空间。(1)固定指令长度固定指令长度；(2)指令流水线指令流水线Pipelining处理处理；(3)装入装入/存储体系结构存储体系结构 v VLISC(Very Long Instruction Set Computer)多条指令组成长达多条指令组成长达1024K的单条指令，一次进入，同时执行。的单条指令，一次进入，同时执行。考虑指令集大小，硬件复杂程度
7、，编程难度，运算速度等考虑指令集大小，硬件复杂程度，编程难度，运算速度等CPU的三总线的三总线10 CPU-VLSI，管脚：管脚：8086-40脚，脚，80286-68脚，脚，PII-242脚。管脚脚。管脚按功能分为四类：三总线按功能分为四类：三总线地址总线地址总线(AB)、数据总线数据总线(DB)、控制总线控制总线(CB)+电源线。电源线。地址总线：地址总线：CPU发出，单向，传递地址信息。决定了发出，单向，传递地址信息。决定了CPU可以可以直接寻址的内部存储器地址空间的大小。直接寻址的内部存储器地址空间的大小。数据总线：数据总线：位数越大，一次传递的数据就越多，数据处理速度位数越大，一次传
8、递的数据就越多，数据处理速度就快。就快。控制总线：控制总线：传递控制信号，双向。传递控制信号，双向。CPU发出发出(给存储器、给存储器、I/O等等):如读、写命令信号，中断响应信号、地址锁存信号等；如读、写命令信号，中断响应信号、地址锁存信号等；CPU接收：接收：如外设准备就绪信号、中断请求信号等。如外设准备就绪信号、中断请求信号等。三总线的逻辑关系：先有地址信号，然后在控制信号的作用下三总线的逻辑关系：先有地址信号，然后在控制信号的作用下，通过数据总线传递数据，三者并行。，通过数据总线传递数据，三者并行。8086/8088 CPU结构结构Architecture112-18086/8088
9、CPU结构结构Intel 8086是标准的是标准的16位位微处理器，微处理器，Intel 8088是是准准16位微处理器位微处理器。它们在内部结构上都是按。它们在内部结构上都是按16位设计的，位设计的，但但Intel 8088在外部引脚上和当时的在外部引脚上和当时的8位微处理器位微处理器Intel8080/8085相兼容相兼容(8根数据线根数据线)。Intel 8086 双列直插封装，双列直插封装，40引脚，单一正引脚，单一正5V供电。供电。具有具有16位位的数据总线，的数据总线，20位位的地址总线，可以管理的地址总线，可以管理1MB(220)的存储器空间和的存储器空间和64K(216)的端口
10、地址。的端口地址。1213EUBIU8086/8088内部结构内部结构14内部暂存器内部暂存器 IP ES SS DS CS输入输入/输出输出控制电路控制电路外部总线外部总线执行部分执行部分控制电路控制电路1 2 3 4 5 6ALU标志寄存器标志寄存器 AH AL BH BLCH CL DH DL SP BP SI DI通用通用寄存寄存器器地址加地址加法器法器指令队列缓冲器指令队列缓冲器执行部件执行部件（EU)总线接口部件总线接口部件（BIU)16位位20位位16位位8位位BIU和和EU可以并行可以并行BIU完成取指令完成取指令，读操作数和送，读操作数和送结果。即所有需结果。即所有需要访问外
11、部总线要访问外部总线的操作的操作EU从从BIU的指的指令队列中取指令队列中取指令，执行指令令，执行指令，不必访问存，不必访问存储器和储器和I/O端口端口若需要访问存储器或若需要访问存储器或I/O端口，由端口，由EU发出发出访问需要的地址（偏访问需要的地址（偏移地址），在移地址），在BIU中中形成物理地址，然后形成物理地址，然后访问，取得操作数送访问，取得操作数送EU总线接口部件总线接口部件BIU,Bus Interface Unit15v 4个个16位的段地址寄存器位的段地址寄存器 CS代码段寄存器代码段寄存器 DS数据段寄存器数据段寄存器 SS堆栈段寄存器堆栈段寄存器 ES扩展段寄存器扩展段
12、寄存器v 16位的指令指针寄存器位的指令指针寄存器 IP：存放下一条要执行指令的偏移存放下一条要执行指令的偏移地址。地址。v 20位的地址加法器位的地址加法器 段地址寄存器的内容左移段地址寄存器的内容左移4位位+偏移量偏移量20位的实际物位的实际物理地址理地址 段地址段地址*16+偏移量偏移量20位的实际物理地址位的实际物理地址v 6个字节的指令队列缓冲器个字节的指令队列缓冲器 提高提高CPU的效率的效率v 总线控制逻辑电路总线控制逻辑电路例：例：CS的内容是的内容是89ABH，IP的内容是的内容是0201H，则生成的地则生成的地址是址是89AB0H+0201H=89CB1H BIU负责执行所
13、有的负责执行所有的8086外部总线周期，提供系统总外部总线周期，提供系统总线控制信号。线控制信号。总线接口部件的工作过程总线接口部件的工作过程16BIU：由先进先出的队列寄存器组成。当指令队列中有由先进先出的队列寄存器组成。当指令队列中有2个个获获2个以上个以上的字节空余时，的字节空余时，BIU自动取指令到指令队列。当自动取指令到指令队列。当EU没有访问存储器或没有访问存储器或I/O端口的请求，同时指令队列也不端口的请求，同时指令队列也不空时，空时，BIU处于空闲状态。处于空闲状态。取指令：取指令：由由CS和和IP通过地址加法器形成通过地址加法器形成20位位的物理地址送的物理地址送总线，总线控
14、制逻辑发出存储器读信号（总线，总线控制逻辑发出存储器读信号（RD），），从存储器从存储器读出指令送指令队列。读出指令送指令队列。EU：从队列中取出指令，译码后产生控制信号，实现指令从队列中取出指令，译码后产生控制信号，实现指令的功能。若需要访问存储器，则由所选的段寄存器和偏移的功能。若需要访问存储器，则由所选的段寄存器和偏移寄存器形成物理地址。寄存器形成物理地址。IP：由由BIU自动修改，执行下一条指令在代码段（自动修改，执行下一条指令在代码段（CS）中的中的偏移地址。转移指令则通过指令修改偏移地址。转移指令则通过指令修改IP，同时由同时由BIU清除指清除指令队列中的预取内容。令队列中的预取内
15、容。执行部件（执行部件（EUExecution Unit）17v 16位的算术逻辑单元位的算术逻辑单元ALUo 完成算术完成算术/逻辑运算和指令要求寻址的单元地址的位移量逻辑运算和指令要求寻址的单元地址的位移量v 4个个16位的通用寄存器位的通用寄存器o AX 累加器累加器 BX 基址寄存器基址寄存器o CX 计数器计数器 DX 数据寄存器数据寄存器v 4个个16位的专用寄存器位的专用寄存器o SP 堆栈指针寄存器堆栈指针寄存器 BP 基址指针寄存器基址指针寄存器o SI 源变址寄存器源变址寄存器 DI 目的变址寄存器目的变址寄存器v EU控制单元控制单元o 即即CPU中的控制器，主要由译码和
16、时序电路组成，其功中的控制器，主要由译码和时序电路组成，其功能是对指令操作码译码，产生各种微操作信号。能是对指令操作码译码，产生各种微操作信号。v 16位的标志寄存器位的标志寄存器o 其中包括其中包括6位状态标志、位状态标志、3位控制标志，还有位控制标志，还有7位没有使用。位没有使用。可分成8个8位的寄存器使用:AH,AL,执行部件的工作过程执行部件的工作过程18ALU：完成各种算术逻辑运算，并影响完成各种算术逻辑运算，并影响PSW的内的内容容EU控制器：控制器：从指令队列取指令，译码，根据指令从指令队列取指令，译码，根据指令要求发出控制信号要求发出控制信号EU和和BIU空闲状态空闲状态 19
17、 1.当当指令队列已满指令队列已满，而且执行部件对总线接口部件又没有总，而且执行部件对总线接口部件又没有总线访问请求时，总线接口部件（线访问请求时，总线接口部件（BIU)便进入空闲状态。便进入空闲状态。2.在执行在执行转移指令转移指令、调用指令调用指令和和返回指令返回指令时，下一条已装载时，下一条已装载指令失效（总是按顺序装载）。原指令队列清除，指令失效（总是按顺序装载）。原指令队列清除，BIU重新读重新读取指令，这个时候，取指令，这个时候，EU则处于空闲状态。则处于空闲状态。8086内部两个功能部件有存在空闲状态的可能，内部两个功能部件有存在空闲状态的可能，CPU的利用率没有达到最佳。如何使
18、的利用率没有达到最佳。如何使CPU内部的功能部件处内部的功能部件处于于“零等待零等待”状态，是状态，是CPU设计追寻的目标之一。设计追寻的目标之一。(流流水线）水线）20寄存器结构寄存器结构218086CPU寄存器组寄存器组通用寄存器组的特殊用途通用寄存器组的特殊用途指针和变址寄存器的用途指针和变址寄存器的用途段寄存器的用途段寄存器的用途例：代码段寄存器例：代码段寄存器CS存放当前代码段基地址，存放当前代码段基地址，IP指针指针寄存器存放了下一条要执行的指令的段内偏移地址，其寄存器存放了下一条要执行的指令的段内偏移地址，其中中CS=2000H，IP=003AH。通过组合形成通过组合形成20位存
19、储器位存储器的地址为：的地址为：2003AH为什么要分段？段的划分？段基址？偏移地址？为什么要分段？段的划分？段基址？偏移地址？20物物理地址的形成？理地址的形成？指令指针寄存器（指令指针寄存器（IP）：）：指向下一条要执行的指令在现指向下一条要执行的指令在现行代码段中的偏移地址。行代码段中的偏移地址。标志寄存器（标志寄存器（PSW）22CF（Carry Flag）:进位标志进位标志位。本次运算最高位有进位或位。本次运算最高位有进位或借位时，借位时，CF=1。相关指令有相关指令有STC（使使CF=1）,CLC（使使CF=0）,CMC（使使CF取反）取反）PF（Parity Flag）:奇偶效验
20、奇偶效验标志位。本次运算结果标志位。本次运算结果低低8位位中中有偶数歌有偶数歌“1”时，时，PF=1；有有奇数歌奇数歌“1”时，时，PF=0。AF（Auxiliary Carry Flag）:辅助进位标志位。本次运算结辅助进位标志位。本次运算结果低果低4位向高位向高4位有进位或借位位有进位或借位时，时，AF=1。AF一般用在一般用在BCD码运算中，判断是否需要十进码运算中，判断是否需要十进制调整。制调整。ZF（Zero Flag）:全零标志位全零标志位。本次运算结果为。本次运算结果为0时，时，ZF=1，否则否则ZF=0。SF（Sign Flag）:符号标志位符号标志位。本次运算结果的最高位为。
21、本次运算结果的最高位为1时时，SF=1，否则否则SF=0。反映了本。反映了本次运算结果是正还是负。次运算结果是正还是负。OF（Overflow Flag）:溢出标志溢出标志位。本次运算结果超出带符号数位。本次运算结果超出带符号数的范围，产生溢出的范围，产生溢出OF=1，否则否则OF=0。对带符号数，字节运算结。对带符号数，字节运算结果的范围为果的范围为-128+127，字运算结，字运算结果的范围为果的范围为-32768+32767。判。判断溢出的方法有两种。断溢出的方法有两种。例：将例：将5394H与与-777FH两数相加，并说明其标志两数相加，并说明其标志位状态：位状态：0101 0011
22、1001 0100 +1000 1000 1000 0001 1101 1100 0001 0101运算结果为：运算结果为：-23EBH，各标志位的值为：各标志位的值为：CF=0、PF=0、AF=0、ZF=0、SF=1、OF=0。TF（Trap Flag）:单步标志位。单步标志位。调试程序时，可设单步工作方式调试程序时，可设单步工作方式，TF=1时，时，CPU每执行完一条指每执行完一条指令，就自动产生一次内部中断，令，就自动产生一次内部中断，使用户能逐条跟踪程序进行调试使用户能逐条跟踪程序进行调试。IF（Interrupt Flag）:中断标志位。中断标志位。IF=1时，允许时，允许CPU响应
23、可屏蔽中断响应可屏蔽中断，IF=0时，即使外部设备有中断请时，即使外部设备有中断请求，求，CPU也不响应。相关指令有：也不响应。相关指令有：STI（IF=1）,CLI（IF=0）。DF（Direction Flag）:方向标志位方向标志位。控制串操作指令中地址指针变化。控制串操作指令中地址指针变化方向。方向。DF=0，地址指针自动增量地址指针自动增量；DF=1，地址指针自动减量。相关指地址指针自动减量。相关指令有令有STD（DF=1），），CLD（DF=0）。8086CPU的引脚及其功能的引脚及其功能Package pins231 1、基本概念、基本概念总线操作总线操作：CPUCPU通过总线进
24、行取指令、存取操作数等操作通过总线进行取指令、存取操作数等操作工作时序工作时序：指令译码以后按时间顺序产生的确定的控制：指令译码以后按时间顺序产生的确定的控制信号。信号。时钟周期时钟周期：时钟脉冲信号的一个循环时间叫一个时钟周：时钟脉冲信号的一个循环时间叫一个时钟周期，又称为一个期，又称为一个“T”T”状态，是微处理器工作的最小时间单位。状态，是微处理器工作的最小时间单位。指令周期指令周期：执行一条指令所需要的时间。：执行一条指令所需要的时间。总线周期总线周期：完成一次对存储器或：完成一次对存储器或I/OI/O端口的操作所需要的端口的操作所需要的时间。时间。2 2、总线操作、总线操作 总线读操
25、作：取指令，读存储器，读总线读操作：取指令，读存储器，读I/OI/O接口接口 总线写操作：写存储器，写总线写操作：写存储器，写I/OI/O接口接口 总线请求响应总线请求响应 中断响应中断响应24Tips:CPU Timing3 3、时序分析、时序分析基本的总线周期时序分析基本的总线周期时序分析 基本的总线周期由基本的总线周期由4 4个个T T状态组成，记为：状态组成，记为：T T1 1、T T2 2、T T3 3、T T4 4 等待时钟周期等待时钟周期T Tw w，在总线周期的在总线周期的T T3 3和和T T4 4之间插入，总线处于之间插入，总线处于等待状态等待状态 空闲时钟周期空闲时钟周期
26、T Ti i，在两个总线周期之间插入，总线处于空闲在两个总线周期之间插入，总线处于空闲状态状态25 T1 T2 T3 T4 Ti Ti T1 T2 T3 Tw Tw Tw T4 Ti Ti 总线周期总线周期若干个12个2-28086CPU的引脚及其功能的引脚及其功能8086微处理器是微处理器是40pin 双列直双列直插式封装，插式封装，20根地址线根地址线/16根数据根数据线线分时复用分时复用，通过锁存器和缓冲，通过锁存器和缓冲器（三态门）把微处理器的复用器（三态门）把微处理器的复用引脚分别连在系统的地址总线和引脚分别连在系统的地址总线和数据总线上。一般的使用方法是：数据总线上。一般的使用方法
27、是：首先在复用引脚上传送地址信号首先在复用引脚上传送地址信号并保存在锁存器中；然后在复用并保存在锁存器中；然后在复用引脚传送数据信号并用缓冲器增引脚传送数据信号并用缓冲器增强带载能力。强带载能力。8086微处理器设计了微处理器设计了两种工两种工作方式作方式，可以通过，可以通过MN/MX引脚引脚选择是处于单一处理器的选择是处于单一处理器的最小工最小工作模式作模式(MN)还是处于多处理器的还是处于多处理器的最大工作模式最大工作模式(MX)。同样是同样是40根根引脚，但是在不同工作模式时，引脚，但是在不同工作模式时，部分引脚的定义又有所不同。部分引脚的定义又有所不同。26一、一、8086/80888
28、086/8088CPUCPU在最小模式中引脚定义在最小模式中引脚定义1.AD0-AD15(216,39 Address Data Bus)16条地址条地址/数据总线，三态，双向，分时复用。数据总线，三态，双向，分时复用。传送地址时单向输出，传送数据时双向输入传送地址时单向输出，传送数据时双向输入/输出。在总线周期输出。在总线周期T1状态，状态，CPU在这些引脚上输出存储器或在这些引脚上输出存储器或I/O端口的地址，在端口的地址，在T2T4状态用来传送数据。状态用来传送数据。在中断响应及系统总线在中断响应及系统总线“保持响应保持响应”周期，周期，AD15AD0被置成高阻态。被置成高阻态。272.
29、A16-A19/S3-S6(38,37,36,35 Address Status)地址地址/状态分时复用引脚，输出，三态状态分时复用引脚，输出，三态 在在T1状态做地址总线用一起构成状态做地址总线用一起构成20位物理地址，可访问存储器位物理地址，可访问存储器1MB。当当CPU访问访问I/O端口时，端口时，A16-A19为为“0”。在。在T2T4状态做状态线使用，状态做状态线使用，S3-S6输出状态信息，输出状态信息，S6保持保持“0”，表明，表明8086当前连在总线上。当前连在总线上。S5取中断允许标取中断允许标志的状态，若当前允许可屏蔽中断请求，则志的状态，若当前允许可屏蔽中断请求，则S5置
30、置1，否则，否则S5置置0。S3、S4用用来指示当前正在使用哪一个段寄存器，其编码如表来指示当前正在使用哪一个段寄存器，其编码如表2-3所示。当系统总线处所示。当系统总线处于于“保持响应保持响应”周期，这些引脚被置成高阻态。周期，这些引脚被置成高阻态。3.BHE/S7(34 Bus High Enable/Status)高高8位数据总线允许位数据总线允许/状态复用引脚，输出，三态，状态复用引脚，输出，三态，BHE低电平有效低电平有效 在存储器读在存储器读/写，写，I/O端口读端口读/写及中断响应时，用写及中断响应时，用BHE作高作高8位数据位数据D15-D8选选通信号，即通信号，即16位数据传
31、送时，在位数据传送时，在T1状态，用状态，用BHE指出高指出高8位数据总线上的位数据总线上的数据有效，用数据有效，用AD0地址向指出低地址向指出低8位数据线上数据有效。在位数据线上数据有效。在T2T4状态状态S7输输出状态信息（在出状态信息（在8086芯片设计中，芯片设计中，S7未赋予实际意义）。在系统总线未赋予实际意义）。在系统总线“保保持响应持响应”周期被置成高阻态。周期被置成高阻态。284.MN/MX（33 Minimum/Maximum）最小最小/最大工作模式选择引脚，输入。最大工作模式选择引脚，输入。接高电平表示接高电平表示CPU工作在最小模式，工作在最小模式，CPU组成一个单处理器
32、系统，由组成一个单处理器系统，由CPU提供所有总线控制信号。接低电平表示提供所有总线控制信号。接低电平表示CPU工作在最大模式，工作在最大模式，CPU的的S2-S0提供给总线控制器提供给总线控制器8288，由，由8288产生总线控制信号，以支持构成多处理器产生总线控制信号，以支持构成多处理器系统。系统。5.RD（32 Read）读选通信号，三态，输出，低电平有效。读选通信号，三态，输出，低电平有效。允许允许CPU读存储器和读存储器和I/O端口（数据从存储器到端口（数据从存储器到CPU）。）。由由M/IO信号区分读信号区分读存储器或者存储器或者I/O端口，在读总线周期的端口，在读总线周期的T2、
33、T3、TW状态状态RD为低电平。在系为低电平。在系统总线统总线“保持响应保持响应”周期，被置成高阻态。周期，被置成高阻态。296.WR（29 Write）写选通信号，三态，输出，低电平有效。写选通信号，三态，输出，低电平有效。允许允许CPU写存储器和写存储器和I/O端口（数据从端口（数据从CPU到存储器到存储器）。）。由由M/IO信号区分写信号区分写存储器或者存储器或者I/O端口，在写总线周期的端口，在写总线周期的T2、T3、TW状态状态WR为低电平。在系为低电平。在系统统DMA方式，被置成高阻态。方式，被置成高阻态。7.M/IO（28 Memory/Input and Output）存储器存
34、储器/输入输出控制信号，输出，三态。输入输出控制信号，输出，三态。高电平时表示高电平时表示CPU和存储器之间进行数据传输；低电平时表示和存储器之间进行数据传输；低电平时表示CPU和和I/O设设备之间进行数据传输；备之间进行数据传输；DMA方式时高阻态。方式时高阻态。8.ALE(Address Latch Enable)地址锁存允许信号，输出，高电平有效。地址锁存允许信号，输出，高电平有效。作为地址的锁存器的选通信号，在作为地址的锁存器的选通信号，在T1期间，期间，ALE有效，表示地址有效，表示地址/数据总数据总线上传送的是地址信息，将它锁存到地址锁存器中。这是由于地址线上传送的是地址信息，将它
35、锁存到地址锁存器中。这是由于地址/数据总线数据总线分时复用所需要的，分时复用所需要的，ALE信号不能浮空。信号不能浮空。309.DEN（Data Enable）数据允许信号，输出，三态，低电平有效。数据允许信号，输出，三态，低电平有效。为为8286/8287数据总线收发器提供一个控制信号，表示数据总线收发器提供一个控制信号，表示CPU当前准备发送当前准备发送或接收一个数据。或接收一个数据。DMA方式时高阻态。方式时高阻态。10.DT/R（Data Transmit/Receive）数据收数据收/发控制信号，输出，三态。发控制信号，输出，三态。用于控制双向驱动器用于控制双向驱动器8286/828
36、7的数据传送方向。高电平时数据发送，完的数据传送方向。高电平时数据发送，完成写操作；低电平时数据接收，完成读操作；成写操作；低电平时数据接收，完成读操作；DMA方式时高阻态方式时高阻态11.READY（Ready)输入，高电平有效，准备就绪引脚。输入，高电平有效，准备就绪引脚。由存储器或由存储器或I/O端口发来的响应信号，表示数据已经准备好，可以进行数据端口发来的响应信号，表示数据已经准备好，可以进行数据传送。传送。CPU在每个总线周期的在每个总线周期的T3状态检测状态检测READY信号线，如果为低电平，信号线，如果为低电平，CPU插入一个或几个插入一个或几个TW等待状态，直到等待状态，直到R
37、EADY信号有效后，才进入信号有效后，才进入T4状状态，完成数据传送过程。当进行总线操作时，该引脚有效才可以完成数据态，完成数据传送过程。当进行总线操作时，该引脚有效才可以完成数据传送操作，否则会一直等待该引脚为有效状态。传送操作，否则会一直等待该引脚为有效状态。3112.RESET(Reset)输入，高电平有效，复位信号输入，高电平有效，复位信号 使微处理器停止现行操作，并进行初始化：使微处理器停止现行操作，并进行初始化：CS置为置为0FFFFH，其余寄存器其余寄存器清零、指令队列清空。清零、指令队列清空。RESET至少保持至少保持4个时钟周期以上的高电平，当它个时钟周期以上的高电平，当它变
38、为低电平时，变为低电平时，CPU执行重新启动过程，执行重新启动过程，8086/8088将从地址将从地址FFFF0H开始开始执行指令。通常在执行指令。通常在FFFF0H单元开始的几个单元房一条无条件转移指令，单元开始的几个单元房一条无条件转移指令，将入口转到引导和装配程序中，实现对系统的初始化，引导监控程序或操将入口转到引导和装配程序中，实现对系统的初始化，引导监控程序或操作系统程序。作系统程序。3213.INTR（Interrupt Request）输入，高电平有效，可屏蔽中断请求引脚输入，高电平有效，可屏蔽中断请求引脚 外设接口向外设接口向CPU发出中断请求时，发出中断请求时，INTR信号变
39、成高电平。信号变成高电平。CPU每条指令每条指令周期的最后一个时钟周期检测此信号，一旦检测到此信号有效，并且中断周期的最后一个时钟周期检测此信号，一旦检测到此信号有效，并且中断允许标志位允许标志位IF=1时，时，CPU在当前指令执行完后，转入中断响应周期，读取在当前指令执行完后，转入中断响应周期，读取外设接口的中断类型码，然后在存储器的中断向量表中找到中断服务程序外设接口的中断类型码，然后在存储器的中断向量表中找到中断服务程序的入口地址，转去执行中断服务程序。相关命令的入口地址，转去执行中断服务程序。相关命令STI，CLI。14.INTA（Interrupt Acknowledge)中断响应信
40、号，输出，低电平有效中断响应信号，输出，低电平有效.是是CPU对外设的中断请求信号对外设的中断请求信号INTR的响应信号。在中断响应总线周期的响应信号。在中断响应总线周期T2、T3、TW状态，状态，CPU发出两个发出两个INTA负脉冲，第一个负脉冲通知外设接口已负脉冲，第一个负脉冲通知外设接口已响应它的中断请求，外设接口收到第二个负脉冲信号后，通过数据总线发响应它的中断请求，外设接口收到第二个负脉冲信号后，通过数据总线发送中断类型号给送中断类型号给CPU。3315.NMI(Non-Maskable Interrupt Request)输入，上升沿有效，不可屏蔽中断请求引脚输入，上升沿有效，不可
41、屏蔽中断请求引脚 此类中断请求信号不受中断允许标志为此类中断请求信号不受中断允许标志为IF的影响，也不能用软件进行屏蔽。的影响，也不能用软件进行屏蔽。NMI引脚一旦收到一个上升沿触发信号，在当前指令执行完后，自动引起引脚一旦收到一个上升沿触发信号，在当前指令执行完后，自动引起类型类型2中断，转入中断处理程序。例掉电、中断，转入中断处理程序。例掉电、RAM自检出错等。自检出错等。16.TEST（Test）输入，低电平有效，测试引脚。输入，低电平有效，测试引脚。该信号是和该信号是和WAIT指令结合起来使用的。当它有效时，可以使微处理器退指令结合起来使用的。当它有效时，可以使微处理器退出出WAIT指
42、令的执行。在指令的执行。在CPU执行执行WAIT指令期间，指令期间，CPU每隔每隔5个时钟周期个时钟周期对对TEST引脚进行测试，若测试引脚进行测试，若测试TEST为高电平，为高电平，CPU处于空转等待状态，处于空转等待状态，否则空转等待状态结束，否则空转等待状态结束，CPU继续执行被暂停的指令。继续执行被暂停的指令。WAIT指令是用来指令是用来是处理器与外部硬件同步的。是处理器与外部硬件同步的。3418.18.HLDA(HoldHLDA(Hold AcknoledgeAcknoledge)总线保持响应信号，输出，高电平有效。总线保持响应信号，输出，高电平有效。CPUCPU一旦测试到一旦测试到
43、HOLDHOLD总线请求信号有效，如果总线请求信号有效，如果CPUCPU允许让出总线，在当前允许让出总线，在当前总线周期结束时，于总线周期结束时，于T4T4状态发出状态发出HLDAHLDA信号，表示响应这一总线请求，并立即信号，表示响应这一总线请求，并立即让出总线使用权，将与让出总线使用权，将与CPUCPU相连的三总线置成高阻态。总线请求部件获得总线相连的三总线置成高阻态。总线请求部件获得总线控制权后，可进行控制权后，可进行DMADMA数据传送，总线使用完毕时数据传送，总线使用完毕时HOLDHOLD无效。无效。CPUCPU才将才将HLDAHLDA置置成低电平。成低电平。CPUCPU再次获得三总
44、线的使用权。再次获得三总线的使用权。17.17.HOLDHOLD（HoldHold Request)Request)总线保持请求信号，输入，高电平有效总线保持请求信号，输入，高电平有效.在最小模式下，表示其他总线主控者向在最小模式下，表示其他总线主控者向CPUCPU请求使用总线的信号。请求使用总线的信号。19.19.CLKCLK（ClockClock)时钟信号，输入。时钟信号，输入。由由82848284时钟发生器产生，时钟发生器产生，80868086CPUCPU使用的时钟频率，因芯片型号不同而不使用的时钟频率，因芯片型号不同而不同。同。80868086为为5 5MHzMHz，占空比占空比1/3
45、1/3达最佳状态，即达最佳状态，即1/31/3周期为高电平，周期为高电平，2/32/3周期位低周期位低电平；为电平；为CPUCPU和总线控制逻辑电路提供定时手段。（和总线控制逻辑电路提供定时手段。（8086-18086-1为为1010MHzMHz，8086-28086-2为为8 8MHzMHz）。）。20.20.VccVcc（+5V+5V）和和GNDGND CPUCPU所需电源和地。所需电源和地。二、二、8086/80888086/8088CPUCPU在最大模式中引脚定义在最大模式中引脚定义80868086CPUCPU在最大模式中，在最大模式中，24-3124-31引脚功能重新定义。引脚功能重
46、新定义。351.S1.S2 2，S S1 1，S S0 0（Bus Cycle StatusBus Cycle Status）总线周期状态信号，三态，输出，总线周期状态信号，三态，输出，这三个信号组合可指出当前总线周期中所进行的数据传输过程的类型。这三个信号组合可指出当前总线周期中所进行的数据传输过程的类型。最大模式系统中的总线控制器最大模式系统中的总线控制器82888288就是利用它们来产生对存储器和就是利用它们来产生对存储器和I/OI/O的控制的控制信号。译码状态如表信号。译码状态如表2-42-4所示。所示。无操作无操作1 11 11 1写内存写内存0 01 11 1读内存读内存1 10
47、01 1取指令取指令0 00 01 1暂停暂停1 11 10 0写写I/OI/O端口端口0 01 10 0读读I/OI/O端口端口1 10 00 0发中断响应信号发中断响应信号0 00 00 0操作过程操作过程S S0 0S S1 1S S2 2362.2.LOCKLOCK（LockLock）总线封锁信号，三态，输出，低电平有效。总线封锁信号，三态，输出，低电平有效。当该信号有效时，当该信号有效时，CPUCPU不允许外部其它总线主控者获得对总线的控制权。不允许外部其它总线主控者获得对总线的控制权。该信号可由指令前缀该信号可由指令前缀LOCKLOCK来设置，即在来设置，即在LOCKLOCK前缀后
48、面的一条指令执行期间，前缀后面的一条指令执行期间，保持该信号有效，不允许其他主控者使用总线，此条指令执行完，该信号撤保持该信号有效，不允许其他主控者使用总线，此条指令执行完，该信号撤销。另外在销。另外在CPUCPU发出发出2 2个中断响应脉冲个中断响应脉冲INTAINTA之间，该信号也自动变为有效，以之间，该信号也自动变为有效，以防止其它总线部件在此过程中占用总线，影响一个完整的中断响应过程。在防止其它总线部件在此过程中占用总线，影响一个完整的中断响应过程。在DMADMA期间该信号置为高阻态。期间该信号置为高阻态。3.3.RQ/GTRQ/GT1 1，RQ/GTRQ/GT0 0（Request/
49、GrantRequest/Grant）总线请求信号，输入总线请求信号，输入/总线请求允许信号总线请求允许信号/输出，低电平有效，双向。输出，低电平有效，双向。总线请求信号和允许信号在同一引脚上传输，但方向相反。输入时表示其总线请求信号和允许信号在同一引脚上传输，但方向相反。输入时表示其它主控者向它主控者向CPUCPU请求使用总线；输出时表示请求使用总线；输出时表示CPUCPU对总线请求的响应型号。这两对总线请求的响应型号。这两个信号端可供个信号端可供CPUCPU以外的以外的2 2个处理器用来发出使用总线的请求信号和接收个处理器用来发出使用总线的请求信号和接收CPUCPU对对总线请求信号的回答信
50、号。其中总线请求信号的回答信号。其中RQ/GTRQ/GT0 0比比RQ/GTRQ/GT1 1有较高的优先权。有较高的优先权。374.4.QSQS1 1，QSQS0 0（Instruction Queue StatusInstruction Queue Status）指令队列状态信号，输出。指令队列状态信号，输出。用来指示用来指示CPUCPU中指令队列当前的状态，以便外部对中指令队列当前的状态，以便外部对8086/80888086/8088CPUCPU内部指令内部指令队列的动作跟踪。由指示的指令队列含义如表队列的动作跟踪。由指示的指令队列含义如表2-52-5所示，亦可以让协处理器所示，亦可以让协
