1、什么是序列信号？什么是序列信号？序列信号是把一组序列信号是把一组0、1数码按一定规则顺序排列的串行信数码按一定规则顺序排列的串行信号，可以做同步信号、地址码、数据等，也可以做控制信号。号，可以做同步信号、地址码、数据等，也可以做控制信号。这一节非常重要，是中规模集成电路的综合运用。这一节非常重要，是中规模集成电路的综合运用。一、移存型序列信号发生器一、移存型序列信号发生器1 1、移存型序列信号发生器的原理、移存型序列信号发生器的原理 移存型序列信号发生器由两部存型序列信号发生器由两部分组成：分组成：移位寄存器移位寄存器 组合电路组合电路 组合电路的输出做移位寄存器的输入，组合电路的输出做移位寄
2、存器的输入，也是反馈电路，只要有反馈，寄存器也是反馈电路，只要有反馈，寄存器就可以计数。就可以计数。规定了起始状态为规定了起始状态为110110。&DQSR3DQSR2DQSR1CP 特征方程特征方程CPQQCPDQn23111CPQQn112CPQQn213 从特征方程中可以看出：从特征方程中可以看出：满足移存规律（第一级除外）满足移存规律（第一级除外）11iniQQQ3Q2Q1Q3n+1Q2n+1Q1n+11 11 10 0 状态转换表状态转换表0011 0 00 0 00 0 10 1 11 1 0000001011110100输出是每输出是每5位循环一次，循环长度位循环一次，循环长度M
3、=5。Q3=11000,11000,Q2=10001,10001,Q1=00011,00011,三个输出序列是一样的，都由三个三个输出序列是一样的，都由三个0两个两个1组成。只是起始状态不一样，只组成。只是起始状态不一样，只要循环起来，分不清起始状态。要循环起来，分不清起始状态。由特征方程计算次态值。由特征方程计算次态值。DQSR3DQSR2DQSR1&CP 在移位寄存器的基础上加反馈网络形成移存型序列信移位寄存器的基础上加反馈网络形成移存型序列信号发生器。号发生器。先设计移位寄存器，再设计反馈网络。先设计移位寄存器，再设计反馈网络。例：设计例：设计00011101，00011101，序列信号
4、发生器。序列信号发生器。解：依题意可知，循环长度解：依题意可知，循环长度M=8,需要寄存器的位数需要寄存器的位数n=3,因此按三位一组划分序列信号，组成因此按三位一组划分序列信号，组成8个状态循环。个状态循环。0 0 0 1 1 1 0 1 0 0 0 1 1 1 0 1Q2Q1Q00 0 00 0 10 1 11 1 11 1 01 0 10 1 01 0 0满足移存规律满足移存规律满足计数规律满足计数规律 构成循环构成循环每次左移一位每次左移一位状态划分：状态划分：12QQ0Q00 01 11 100110nQ2Q1Q00111A0A0011Q Q2 2Q Q1 1Q Q0 00 00 0
5、0 00 00 01 10 01 11 11 11 11 11 11 10 01 10 01 10 01 10 01 10 00 0Q Q2 2Q Q1 1Q Q0 0Q Q2 2n+1n+1Q Q1 1n+1n+1Q Q0 0n+1n+10 00 00 00 00 01 10 01 10 00 01 11 11 10 00 01 10 01 11 11 10 01 11 11 10 0 10 1 11 0 01 1 10 0 00 1 01 0 11 1 0用直接观察法从状态转换表得出：用直接观察法从状态转换表得出：11nQ12nQQ0CPQ1CP满足移存规律满足移存规律11iniQQ只要设
6、计第一级激励输入即可。只要设计第一级激励输入即可。选用选用74195做移位寄存器做移位寄存器CPQKQJQn0010串入数据、接收由于KJQ010nQKJ令：用用4选选1数据选择器实现数据选择器实现J=/K。11 11000010Q00Q0D1D2D3D12AQ 01AQ D0=1D2=001QD 03QD 状态表：状态表：状态转换表状态转换表：变量数大于变量数大于地址数要降地址数要降维维。令：令：根据根据：12AQ 01AQ D0=1D2=001QD 03QD 画出用画出用74195和和4选选1组成的组成的序列信号产生器电路图。序列信号产生器电路图。反过来从已知电路要会分析出其响反过来从已知
7、电路要会分析出其响应序列。应序列。YKJQn10J/KQ0Q1Q2YXX000111100111110Q011111/Q000011/Q011101000010Q0000010000001 序列信号可以从任意一路输出，只序列信号可以从任意一路输出，只不过起始状态不同而已。不过起始状态不同而已。0103G0123ENMUXY101D0D1D2D3Q0Q1Q2Q3/SH LDJKCR3Q74195CP1CP解：循环长度解：循环长度M=8,238，取，取n=3,用三位寄存器实现。用三位寄存器实现。一、状态划分（按三位一组划分状态）一、状态划分（按三位一组划分状态）0 0 0 0 1 1 1 1 0
8、0 0 0 1 1 1Q2Q1Q00 0 00 0 00 0 10 1 11 1 11 1 11 1 01 0 00 0 0有两组状态均为有两组状态均为000有两组状态均为有两组状态均为111不满足寄存规律，不满足寄存规律，三位寄存器不能实三位寄存器不能实现这样的序列。所现这样的序列。所以要增加寄存器位以要增加寄存器位数。数。取取n=4,重新进行状态划分。重新进行状态划分。0 0 0 0 1 1 1 1 0 0 0 0 1 1 1Q3Q2Q1Q0Q3n+1Q2n+1Q1n+1Q0n+10 0 0 00 0 0 10 0 1 10 1 1 11 1 1 11 1 1 01 1 0 0 1 0 0
9、 00 0 0 10 0 1 10 1 1 11 1 1 11 1 1 01 1 0 01 0 0 00 0 0 0从状态转换表中得出：从状态转换表中得出：CPQQn011CPQQn112CPQQn213KJQn10令：23QQ01QQ0000010111111010KJQn 10111X10 000XX X XXXX3Q扭环计数器扭环计数器满足移存规律，选用满足移存规律，选用74195作移位寄存器。作移位寄存器。1CP74195D2D0D1D3Q2Q0Q1Q33QJK/SH LDCRCP 移存型序列信号发生器只能产生一组序列信号，如移存型序列信号发生器只能产生一组序列信号，如果要同时产生多组
10、序列信号，可以采用计数型序列信号果要同时产生多组序列信号，可以采用计数型序列信号发生器。发生器。计数型序列信号发生器是在计数器的基础上加适当计数型序列信号发生器是在计数器的基础上加适当的反馈网络构成。要实现序列长度为的反馈网络构成。要实现序列长度为M的序列信号发生的序列信号发生器，其设计步骤为：器，其设计步骤为：先设计一个计数模置为先设计一个计数模置为M M的计数器。的计数器。再令计数器每一个状态输出符合序列信号要求。再令计数器每一个状态输出符合序列信号要求。根据计数器状态转换关系和序列信号要求设计输出根据计数器状态转换关系和序列信号要求设计输出组合网络。组合网络。23QQ1Q00 01 11
11、 100123QQ01QQ0000010111111010 例：设计产生序列信号例：设计产生序列信号1101000101，1101000101，的计数型序的计数型序列信号发生器电路。要求用列信号发生器电路。要求用74161和和8选选1数据选择器实现。数据选择器实现。解：先用解：先用74161反馈置数法设计反馈置数法设计M10计数器。计数器。Q Q3 3Q Q2 2Q Q1 1Q Q0 0F0 01 11 10 00 01 11 11 11 10 00 00 01 10 00 00 01 10 01 10 01 10 01 11 11 11 10 00 01 11 10 01 11 11 11
12、10 01 11 11 11 1 令计数器每一个状态与一位序列信号相对应。令计数器每一个状态与一位序列信号相对应。1101000101 画出实现画出实现F的卡诺图。的卡诺图。111 110 0000XXXXXX 变量数大于地址数要进行降变量数大于地址数要进行降维，维，Q0作记图变量。作记图变量。XXX10Q0Q0Q0 将降维卡诺图与将降维卡诺图与8选选1数据数据选择器卡诺图相比较得出：选择器卡诺图相比较得出：D0D3=1D5=0D4,D6,D7=Q0令：Q3Q2Q1=A3A2A1 计数器在计数器在0110011011111111之间循环计数，之间循环计数，F F循环输出循环输出11010001
13、011101000101序列信号。序列信号。01Q3Q2Q1Q0D3D2D1D074161CTTCTPCRCPCOLD0 1 1 0110 103G0123ENMUXY45672FD0D3=1D5=0D4,D6,D7=Q0令：Q3Q2Q1=A3A2A1先用先用74161反馈置数法设计反馈置数法设计M10计数器。计数器。例：设计例：设计F1=110101,110101F2=010110,010110两组序列信号。两组序列信号。要求用要求用7490（8421BCD计数）及计数）及38译码器和必要译码器和必要的门电路实现。的门电路实现。解：先用解：先用7490设计一个设计一个M6计数器。（采用反馈置
14、计数器。（采用反馈置0法）法）令计数器每一个状态与一位序列令计数器每一个状态与一位序列信号相对应。信号相对应。由于由于38译码器是最小项译码器所译码器是最小项译码器所以要写出以要写出F1、F2最小项之和表达式。最小项之和表达式。53101mmmmF4312mmmFQ2Q1Q00 0 00 0 10 1 00 1 11 0 01 0 11 1 0F1F201011011100153101mmmmF4312mmmF5310mmmm5310mmmm5310YYYY431YYY&Q0Q1Q2Q3S9AS9BR0AR0B7490CP0CP1&F1F212 107G012345670&如果要求用与门实现如果要求用与门实现能不能直接在能不能直接在F1、F2的基础上再加一个非门？的基础上再加一个非门？用最大项之积表示：用最大项之积表示：4242421YYmmMMF5205205202YYYmmmMMMFP278练习题：设计：F1=01101001,01101001F2=00010111,00010111计数型序列信号发生器。1、要求用7490（5421BCD计数）及38译码器和必要的门电路实现。2、写出设计过程，画出逻辑电路图。
