1、第第11章章 可编程逻辑系统可编程逻辑系统11-1 IC制造流程与分类制造流程与分类11-2 可编程逻辑设备可编程逻辑设备11-3 复杂可编程逻辑设备复杂可编程逻辑设备11-4 现场可编程门阵列现场可编程门阵列11-5 CPLD/FPGA电路开发流程电路开发流程11-6 CPLD/FPGA的选择的选择11-7 总结总结在嵌入式系统中使用高度集成的芯片使得在嵌入式系统中使用高度集成的芯片使得以一个高度集以一个高度集成的芯片来完成原来由许多不同芯片实现的功能成的芯片来完成原来由许多不同芯片实现的功能，大幅，大幅缩小嵌入式系统的体积，降低电路板的缩小嵌入式系统的体积，降低电路板的复杂度复杂度。11-
2、1 IC制造流程与分类制造流程与分类ASICASIC设计周期长、开发费用高、不容设计周期长、开发费用高、不容易调试及模拟。易调试及模拟。CPLDCPLD及及FPGAFPGA设计方式灵活、容易执行设计方式灵活、容易执行功能仿真及电路制作，开发成本低，功能仿真及电路制作，开发成本低，拥有完整电路设计开发流程及软件。拥有完整电路设计开发流程及软件。ICIC制造流程制造流程可以分为可以分为全定制化全定制化、半定半定制化制化以及以及可规划逻辑阵列可规划逻辑阵列等三种。等三种。定制化以及半定制化量产的数字定制化以及半定制化量产的数字IC制造流程制造流程电路设计电路设计芯片制造芯片制造IC成品成品功能设计功
3、能设计电路布局电路布局IC测试测试光罩制作光罩制作制造芯片制造芯片芯片测试芯片测试芯片切割芯片切割芯片封装芯片封装定制化以及半定制化量产的数字定制化以及半定制化量产的数字IC制造流程制造流程根据电路布局根据电路布局设计光罩设计光罩。类似制作照相机的底片，一般会分。类似制作照相机的底片，一般会分成好几层的光罩，甚至达到几百层。成好几层的光罩，甚至达到几百层。光罩用来制作硅表面上的分层结构。光罩用来制作硅表面上的分层结构。硅晶圆硅晶圆就是利用特殊光就是利用特殊光线通过光罩照射在表面形成电路布局，再利用化学反应进行线通过光罩照射在表面形成电路布局，再利用化学反应进行材质的蚀刻等工作来完成所需要的电路
4、。材质的蚀刻等工作来完成所需要的电路。利用测试机台的探针接触利用测试机台的探针接触IC上的接点来上的接点来测试晶圆上测试晶圆上IC的功能的功能。当功能测试完成后，就可以将当功能测试完成后，就可以将IC芯片从晶圆上芯片从晶圆上切割切割下来，送下来，送到到IC封装厂进行封装厂进行IC的封装的封装。完成封装后的完成封装后的IC再送回开发人员的手中进行再送回开发人员的手中进行测试测试。待所有测试完成后，就变成所见到的芯片。待所有测试完成后，就变成所见到的芯片。定制化以及半定制化量产的数字定制化以及半定制化量产的数字IC制造流程制造流程缺点：设计制造周期长、成本高缺点：设计制造周期长、成本高通常制造一个
5、全定制化或者是半定制化通常制造一个全定制化或者是半定制化IC需要很久的时间，需要很久的时间，一般是好几个月的时间。一般是好几个月的时间。当电路设计出现问题，势必又得将修改的电路送去制作出当电路设计出现问题，势必又得将修改的电路送去制作出另一个新的另一个新的IC。解决方案解决方案采用采用可规划逻辑设备与电路可规划逻辑设备与电路做先期验证或是直接当作产品。做先期验证或是直接当作产品。11-2 可编程逻辑设备可编程逻辑设备可编程逻辑设备（可编程逻辑设备（PLD）PLD能能将数字系统实现在硬件电路上将数字系统实现在硬件电路上，能在现场规划并运行能在现场规划并运行。利用一台利用一台PC机机及及相应软件资
6、源相应软件资源，就可设计并验证数字电路。，就可设计并验证数字电路。使用使用CPLD/FPGA的优点的优点可立即烧录进行电路验证可立即烧录进行电路验证可反复烧录进行测试可反复烧录进行测试可进行硬件仿真可进行硬件仿真可快速建立系统原形可快速建立系统原形可缩短产品上市时间可缩短产品上市时间可去除可去除IC测试成本测试成本提供完整软件进行设计提供完整软件进行设计PLD使用使用PLD可以轻易实现许多数字电路的功能。可以轻易实现许多数字电路的功能。AND和和OR门电路门电路微处理器微处理器PLD内部的电路组成内部的电路组成逻辑门逻辑门AND门、门、OR门以及门以及NOT门等门等熔丝熔丝在进行程序化逻辑电路
7、时，可以选择将熔丝熔断形成断路或者是保在进行程序化逻辑电路时，可以选择将熔丝熔断形成断路或者是保持接通呈短路的状态，借此决定逻辑门之间的连接与否，达到电路持接通呈短路的状态，借此决定逻辑门之间的连接与否，达到电路的可编程。的可编程。PLD、CPLD以及以及FPGA的种类及关系的种类及关系早期的早期的PLD主要可以分为主要可以分为可编程只读存储器（可编程只读存储器（PROM）、可可编程阵列逻辑（编程阵列逻辑（PAL）以及以及可编程逻辑阵列（可编程逻辑阵列（PLA）。）。CPLD以及以及FPGA是由是由PLD所演变而来，拥有更多的可编程逻所演变而来，拥有更多的可编程逻辑门以及更强大的运算性能。辑门
8、以及更强大的运算性能。可编程逻辑设备（PLD）1可编程只读存储器（PROM）2可编程阵列逻辑（PAL）3可编程逻辑阵列（PLA）复杂可编程逻辑设备（CPLD）现场可编程门阵列（FPGA）PROM、PAL以及以及PLA在硬件结构上的差异在硬件结构上的差异PROM内部的内部的AND门固定，不可编程，只有门固定，不可编程，只有OR门可以编程。门可以编程。PAL内部的内部的OR门固定，不可编程，只有门固定，不可编程，只有AND门可以编程。门可以编程。PLA内部的内部的AND门以及门以及OR门都可以编程。门都可以编程。PROM、PAL以及以及PLA在硬件结构上的差异在硬件结构上的差异PROMPROM型型
9、 PALPAL型型 PLAPLA型型 可编程选择是否要融掉接线的熔丝，以决定线路的连通或断路。PLA的结构的结构PLA由两层由两层AND门阵列以及门阵列以及OR门阵列所组成门阵列所组成每一个每一个AND门都与门都与PLA外部的所有输入及其补码相连。每外部的所有输入及其补码相连。每一个输入端点都可以编程决定是否要断路。一个输入端点都可以编程决定是否要断路。AND门产生乘积项、原码或者是补码门产生乘积项、原码或者是补码。每一个每一个OR门都与所有门都与所有AND门的输出相连。每一个连接点都门的输出相连。每一个连接点都可以编程决定是否要断路。可以编程决定是否要断路。OR门可以产生门可以产生AND门输
10、出的和项门输出的和项。可编程逻辑阵列可编程逻辑阵列/阵列实例阵列实例三个输入为三个输入为A、B以及以及C，输出为，输出为OUT1以及以及OUT2。三个不同。三个不同的乘积项：的乘积项：A!B、AC以及以及BC。选取选取PLA的的三个输入三个输入端及其内部的端及其内部的三个三个AND门门以及以及两个两个OR门门，根据逻辑关系式，将不必要的熔丝烧断，就可以完成，根据逻辑关系式，将不必要的熔丝烧断，就可以完成组合逻辑电路，实现所需要的组合逻辑运算。组合逻辑电路，实现所需要的组合逻辑运算。可以选择输出或输出的补码。可以选择输出或输出的补码。经规划后一个有经规划后一个有3个输入以及个输入以及2个输出的个
11、输出的PLA电路电路 OUT1=A!B+AC（1）OUT2=AC+BC（2）11-3 复杂可编程逻辑设备复杂可编程逻辑设备11-3-1 CPLD基本原理基本原理11-3-2 CPLD的硬件架构的硬件架构CPLD是一种硬件结构比较复杂的可编程逻辑设备。是一种硬件结构比较复杂的可编程逻辑设备。CPLD使得开发人员在使得开发人员在实验室中即可设计出专用的实验室中即可设计出专用的IC芯片。芯片。利用利用电子设计自动化电子设计自动化的技术，的技术，CPLD的电路设计与功能执行验证更为便利。的电路设计与功能执行验证更为便利。通过芯片的通过芯片的可重复编程可重复编程以及动态的在线功能验证，使得以及动态的在线
12、功能验证，使得IC设计工作就像是编设计工作就像是编写软件一样的简单与便利，大幅提高了写软件一样的简单与便利，大幅提高了IC电子电路设计的灵活性，也省却了电子电路设计的灵活性，也省却了许多产品开发上的进程，降低开发的成本。许多产品开发上的进程，降低开发的成本。11-3-1 CPLD基本原理基本原理CPLD芯片大多采用芯片大多采用EEPROM架构（或架构（或Flash架构），因而可架构），因而可对电路对电路重复编程重复编程。CPLD芯片的组成芯片的组成每个每个逻辑块（逻辑块（Logic Block）内部的结构类似于一个内部的结构类似于一个PLD单单元，由可编程的元，由可编程的AND门以及门以及OR
13、门所组成。门所组成。逻辑块间由逻辑块间由可编程连线（可编程连线（Programmable Interconnect）相相连，用来当作每一个逻辑块间以及输入端的信号传递。连，用来当作每一个逻辑块间以及输入端的信号传递。输入输入/输出控制块（输出控制块（I/O Control Block）用来控制输入用来控制输入/输出输出信号。信号。这些可编程单元可以通过程序进行线路的规划，根据所设这些可编程单元可以通过程序进行线路的规划，根据所设计的逻辑电路完成布线工作。计的逻辑电路完成布线工作。CPLD芯片基本硬件架构芯片基本硬件架构PLD芯片逻辑电路实例芯片逻辑电路实例组合逻辑图组合逻辑图 以以PLDPLD
14、实现组合逻辑实现组合逻辑 输入：输入：A A、B B、C C、D D输出：输出：(A+B)+!C(A+B)+!CD D输出：输出：A AD+BD+BD+!CD+!CD D11-3-2 CPLD的硬件架构的硬件架构CPLD的主要优点（以的主要优点（以Altera公司的公司的MAX7000芯片为例）芯片为例）具有具有EEPROM架构，可对芯片内部电路架构，可对芯片内部电路重复编程重复编程。逻辑阵列块逻辑阵列块与与I/O控制块控制块间采用快速的可编程联机阵列相连间采用快速的可编程联机阵列相连接，线路整齐，程序编译速度快。接，线路整齐，程序编译速度快。提供完整的提供完整的CPLD芯片电路设计芯片电路设
15、计开发软件开发软件及及测试流程测试流程。CPLD芯片的价格低廉。芯片的价格低廉。MAX7000CPLDMAX7000CPLD芯片架构图芯片架构图 LAB逻辑阵列块逻辑阵列块PIA可编程联机阵列可编程联机阵列I/O控制块控制块MAX7000 CPLD芯片架构芯片架构每一个每一个逻辑阵列块（逻辑阵列块（Logic Array Block，LAB）拥有拥有16个个宏单宏单元（元（Marco cells）。宏单元是由。宏单元是由AND门以及门以及OR门的阵列所组门的阵列所组成，可以编程为组合逻辑电路。成，可以编程为组合逻辑电路。可编程逻辑电路（可编程联机阵列，可编程逻辑电路（可编程联机阵列，Progr
16、ammable Interconnect Array，PIA）用来连接逻辑阵列块以及用来连接逻辑阵列块以及I/O控制控制块，作为块，作为数据传递数据传递，或者是用来作为，或者是用来作为扩展乘积项连接扩展乘积项连接之用。之用。当逻辑阵列块中的逻辑门不敷使用时，可以通过可编程联当逻辑阵列块中的逻辑门不敷使用时，可以通过可编程联机阵列与其它逻辑阵列块的连接，使用其它逻辑阵列块中机阵列与其它逻辑阵列块的连接，使用其它逻辑阵列块中的逻辑门。的逻辑门。I/O控制块控制块用来控制用来控制CPLD芯片的输入输出信号。芯片的输入输出信号。MAX7000CPLDMAX7000CPLD芯片中芯片中宏块宏块硬件架构硬
17、件架构 MAX7000的宏单元的宏单元每一个宏单元可以分别设计成每一个宏单元可以分别设计成组合逻辑组合逻辑或或序列逻辑序列逻辑电路。电路。宏块包含有宏块包含有三个功能块三个功能块在在逻辑阵列（逻辑阵列（Logic Array）中主要实现了中主要实现了组合逻辑电路组合逻辑电路。逻辑阵列还为每一个宏块提供逻辑阵列还为每一个宏块提供五个乘积项五个乘积项。乘积项选择阵列（乘积项选择阵列（Product-Term Select Matrix）主要用来主要用来分配分配AND门作为门作为OR门以及门以及XOR门的输入端，实现组合逻门的输入端，实现组合逻辑电路，也可用来作为宏单元中寄存器的清除、重置、时辑电路
18、，也可用来作为宏单元中寄存器的清除、重置、时序以及时序控制等控制线路。序以及时序控制等控制线路。通过宏单元中的可编程时序的控制，可以将每一个通过宏单元中的可编程时序的控制，可以将每一个可编程可编程寄存器（寄存器（Programmable Register）分别规划成分别规划成D、T、JK或或SR正反器（触发器）正反器（触发器），也可以将正反器短路设计出，也可以将正反器短路设计出纯组纯组合逻辑电路合逻辑电路。可编程寄存器可编程寄存器每一个可编程寄存器都可以设计成不同的时序控制模式每一个可编程寄存器都可以设计成不同的时序控制模式全局时序信号模式全局时序信号模式：时序输出速度最快。：时序输出速度最快
19、。全局时序信号以及高电位时序信号使能模式全局时序信号以及高电位时序信号使能模式：能将所有的：能将所有的正反器使能，并且拥有跟全局时序消耗模式相同的时序输正反器使能，并且拥有跟全局时序消耗模式相同的时序输出速度。出速度。利用乘积项实现阵列时序电路模式利用乘积项实现阵列时序电路模式：提供来自宏单元或者：提供来自宏单元或者是是I/O端的信号，控制正反器的时序信号。端的信号，控制正反器的时序信号。寄存器也提供寄存器也提供同步清除同步清除及及同步重置同步重置的功能。的功能。使用乘积项选择阵列去分配乘积项控制。使用乘积项选择阵列去分配乘积项控制。扩展乘积项扩展乘积项扩展乘积项提供宏单元中乘积项，使其能设计
20、出比较复杂的扩展乘积项提供宏单元中乘积项，使其能设计出比较复杂的逻辑电路。逻辑电路。共享扩展项共享扩展项：每个逻辑阵列块最多有：每个逻辑阵列块最多有16个共享扩展项。个共享扩展项。每个宏单元提供一个未用到的乘积项，将它们提供给逻辑阵列块中每个宏单元提供一个未用到的乘积项，将它们提供给逻辑阵列块中任何一个宏单元使用。任何一个宏单元使用。关联扩展项关联扩展项：一些宏单元中没有使用到的乘积项，可以分：一些宏单元中没有使用到的乘积项，可以分配到邻近的宏单元中使用。配到邻近的宏单元中使用。每一个逻辑阵列块有两组宏单元，每一组由每一个逻辑阵列块有两组宏单元，每一组由8个宏单元组成，个宏单元组成，每个宏单元
21、编号为每个宏单元编号为116。两组宏单元在逻辑阵列块中归类成。两组宏单元在逻辑阵列块中归类成两组两组“借出借出”或者是或者是“借用借用”的链组。一个宏单元可以从编的链组。一个宏单元可以从编号比较小的宏单元中借用关联扩展项。号比较小的宏单元中借用关联扩展项。例如，宏单元例如，宏单元7能够从宏单元能够从宏单元6借用关联扩展项。借用关联扩展项。可编程联机阵列可编程联机阵列可编程联机阵列连接所有的宏单元，负责宏单元的信号传输，可编程联机阵列连接所有的宏单元，负责宏单元的信号传输，通过程序规划可编程联机阵列，可以将芯片中任何的信号源通过程序规划可编程联机阵列，可以将芯片中任何的信号源传送到其目的地。传送
22、到其目的地。由由EEPROM单元控制有两个输入的单元控制有两个输入的AND门中的一个输入端，门中的一个输入端，用来选择与可编程联机阵列相连接的逻辑阵列块。用来选择与可编程联机阵列相连接的逻辑阵列块。MAX7000可编程联机阵列与逻辑阵列块的线路图可编程联机阵列与逻辑阵列块的线路图 I/O控制块的示意图控制块的示意图I/O控制块控制块I/O控制块连接控制块连接PLD的的I/O脚，负责控制脚，负责控制PLD的输入的输入/输出信号。输出信号。MAX7000上的上的I/O控制块能将每一个控制块能将每一个I/O脚设置成各自独立的脚设置成各自独立的输出、输入或是双向的工作模式。输出、输入或是双向的工作模式
23、。I/O脚主要由一个脚主要由一个三态模式的缓冲器三态模式的缓冲器来设置输入输出的模式。来设置输入输出的模式。缓冲器可由缓冲器可由全局输出使能信号（全局输出使能信号（Global Output Enable Signals）控制，控制，也可直接将接脚接到也可直接将接脚接到VCC或者是接地。或者是接地。当当I/O脚被设置为输入模式时，可以直接将三态模式缓冲器接地。脚被设置为输入模式时，可以直接将三态模式缓冲器接地。当当I/O脚被设置为输出模式时，可以直接将三态模式缓冲器接到脚被设置为输出模式时，可以直接将三态模式缓冲器接到VCC。I/O控制块有六个全局输出使能信号来控制其输出控制块有六个全局输出使
24、能信号来控制其输出/输入的模式。输入的模式。两个输出使能信号、两个输出使能反相信号、一个两个输出使能信号、两个输出使能反相信号、一个I/O接脚的集合信号以接脚的集合信号以及一个及一个I/O宏块的集合信号。宏块的集合信号。11-4 现场可编程门阵列现场可编程门阵列11-4-1 FPGA的基本原理的基本原理11-4-2 FPGA的硬件架构的硬件架构FPGAFPGA是由是由PLDPLD所扩展而来，拥有很多可编程逻辑门。所扩展而来，拥有很多可编程逻辑门。FPGAFPGA的芯片硬件架构主要是由的芯片硬件架构主要是由SRAMSRAM所组成，也称为所组成，也称为查找表查找表。11-4-1 FPGA的基本原理
25、的基本原理FPGA是由可编程联机围绕许多可编程逻辑块所组成的阵列，是由可编程联机围绕许多可编程逻辑块所组成的阵列，在芯片的周围还有在芯片的周围还有I/O控制块围绕。控制块围绕。可编程逻辑块用来组合逻辑电路，可编程联机作为可编程逻可编程逻辑块用来组合逻辑电路，可编程联机作为可编程逻辑块间的数据沟通管道，并且也是辑块间的数据沟通管道，并且也是I/O控制块的数据传输管道。控制块的数据传输管道。FPGA芯片的硬件架构芯片的硬件架构FPGA芯片逻辑阵列实例芯片逻辑阵列实例有有4个输入的简单组合逻辑个输入的简单组合逻辑 逻辑真值表逻辑真值表 11-4-2 FPGA的硬件架构的硬件架构Xilinx公司的公司
26、的Spartan-芯片硬件架构芯片硬件架构Xilinx公司的公司的Spartan-是一个具有查找表结构是一个具有查找表结构的的FPGA。可规划逻辑块可规划逻辑块CLBs，Configurable Logic Blocks输入输入/输出块输出块IOBs，I/O Blocks延迟锁回路延迟锁回路DLLs，Delay-Locked LoopsRAM块块Spartan-可规划逻辑块可规划逻辑块每一个每一个CLB中基本组成的组中基本组成的组件是逻辑单元（件是逻辑单元（Logic Cell，LC），每一个），每一个LC有一个有一个4个个输入的查找窗体元、逻辑控输入的查找窗体元、逻辑控制单元以及制单元以及D
27、型触发器。型触发器。每一个每一个CLB有有4个个LC，每两，每两个个LC组成一个组成一个Slice。如果。如果在设计组合逻辑时遇到在设计组合逻辑时遇到4个个以上的输入，就可以利用以上的输入，就可以利用LC中逻辑控制单元作中逻辑控制单元作LC间间的控制，将的控制，将2个个LC的输入一的输入一起规划，便可得到起规划，便可得到8个输入个输入的信号。的信号。Altera公司的公司的FLEX10K芯片硬件架构图芯片硬件架构图 FLEX10K芯片逻辑阵列硬件架构图芯片逻辑阵列硬件架构图 FLEX10K芯片芯片LE硬件架构图硬件架构图 FLEXlOK芯片芯片EAB硬件架构图硬件架构图 11-5 CPLD/F
28、PGA电路开发流程电路开发流程11-5-1 CPLD/FPGA开发环境开发环境11-5-2 设计输入设计输入11-5-3 项目编辑项目编辑11-5-4 设备规划设备规划11-5-1 CPLD/FPGA开发环境开发环境设计及制造设计及制造CPLD/FPGA芯片应用电路产品的流程芯片应用电路产品的流程 MAX+PLUS软件平台的组成图软件平台的组成图 11-5-2 设计输入设计输入11-5-3 项目编辑项目编辑11-5-4 设备规划设备规划11-6 CPLD/FPGA的选择的选择芯片内的逻辑门数量芯片内的逻辑门数量芯片内存容量芯片内存容量芯片工作频率芯片工作频率芯片工作电压芯片工作电压最大的最大的
29、I/O接脚数目接脚数目芯片封装的形式芯片封装的形式CPLD/FPGA的选择的选择PLD厂商提供的厂商提供的IP也是个很重要的考虑。也是个很重要的考虑。厂商会提供什么样的厂商会提供什么样的IP以供开发者使用以供开发者使用?IP是否可靠是否可靠?IP是是否简单容易使用否简单容易使用?是否有扩充性是否有扩充性?CPLD与与FPGA的功能差不多，不过在硬件架构上有所不同。的功能差不多，不过在硬件架构上有所不同。一般来说，一般来说，CPLD采用采用EEPROM的技术，这种硬件架构的的技术，这种硬件架构的可编程逻辑门比较少。可编程逻辑门比较少。FPGA采用采用SRAM做查表操作，这种做查表操作，这种硬件架构的可编程逻辑门比较多。一般都在硬件架构的可编程逻辑门比较多。一般都在10万个逻辑门万个逻辑门以上，甚至有百万个逻辑门的产品。以上，甚至有百万个逻辑门的产品。CPLD适合处理复杂的组合逻辑电路，可以应用在译码器的产适合处理复杂的组合逻辑电路，可以应用在译码器的产品上。品上。FPGA内部的正反器多，可编程逻辑门也比较多，适合内部的正反器多，可编程逻辑门也比较多，适合处理复杂的时钟信号，可以应用在数字信号处理的产品。处理复杂的时钟信号，可以应用在数字信号处理的产品。11-7总结总结习题习题
