1、1第第2 2章章微处理器与总线2主要内容：n微处理器概述微处理器概述n80888088/8086/8086微处理器微处理器n总线总线n*8038680386微处理器微处理器n*Pentium 4Pentium 4微处理器微处理器微处理器CPUROMRAMI/O接口外设地址总线地址总线AB数据总线数据总线DB控制总线控制总线CB微型机结构框图微型机结构框图4n微处理器的基本组成：微处理器的基本组成：运算器：运算器：ALU、内部总线、内部总线内部寄存器组：内部寄存器组：控制器：控制器：PC、IR、ID、时序、时序 控制、微操作控制等控制、微操作控制等n微处理器的功能：微处理器的功能：n微处理器的性
2、能参数：位数微处理器的性能参数：位数2.12.1 微处理器概述微处理器概述一一.8088/8086 8088/8086 CPUCPU的特点的特点n采用并行流水线工作方式采用并行流水线工作方式 通过设置指令预取队列实现通过设置指令预取队列实现n对内存空间实行分段管理对内存空间实行分段管理 将内存分段并设置将内存分段并设置4 4个段寄存器，以实个段寄存器，以实 现对现对1 1MBMB空间的寻址空间的寻址n支持多处理器系统支持多处理器系统CPU内内部结构部结构存储器寻存储器寻址部分址部分工作模式工作模式2.2 80882.2 8088/8086/8086微处理器微处理器6传统的传统的CPUCPU取指
3、1 执行1 取指2 执行2 取指3 执行3CPU 忙 空 忙 空 忙 空BUS取指 1 取指2 取指3 取指 4 取指5 取指6 8088/8086 CPU8088/8086 CPU BIU 执行1 执行2 执行3 执行4 执行5 EU 忙 忙 忙 忙 忙 忙 BUS7二、二、8088CPU的功能结构的功能结构执行单元执行单元组成：组成：运算器运算器 8个通用寄存器个通用寄存器 1个标志寄存器个标志寄存器 EU部分控制电路部分控制电路执行单元执行单元EU总线接口单元总线接口单元BIUCPU构成包括构成包括:1、8088CPU的内部结构9执行单元执行单元EUn功能：功能：n分析指令（指令译码）分
4、析指令（指令译码）n执行指令执行指令n暂存中间运算结果暂存中间运算结果n保存运算结果特征保存运算结果特征在标志寄存器在标志寄存器FLAGS中中在在ALU中完成中完成在通用寄存器中在通用寄存器中10总线接口单元总线接口单元BIU组成：组成：段寄存器：段寄存器：CS、DS、SS、ES指令指针寄存器：指令指针寄存器：IP指令队列：指令队列：4个字节个字节地址加法器：生成地址加法器：生成20位物理地址位物理地址 总线控制逻辑：发出各种总线控制信号总线控制逻辑：发出各种总线控制信号功能：功能：n负责与内存或输入负责与内存或输入/输出接口之间的数据传送输出接口之间的数据传送11三、三、8088/8086C
5、PU的存储器组的存储器组织织8088最大内存容量：最大内存容量：20根地址线，最大容量根地址线，最大容量1MB。内存单元地址：内存单元地址：物理地址：物理地址：20位。（二进制）位。（二进制）地址范围：地址范围：00000HFFFFFH。存储器分段管理：存储器分段管理：1、每、每段起始地址段起始地址低低4位是位是0000。高。高16位叫位叫段基址段基址，存，存 放到放到段寄存器段寄存器中。中。2、每段最大、每段最大64KB,最小最小16B。段内偏移地址：段内偏移地址：存储单元物理地址存储单元物理地址-段起始地址。段起始地址。逻辑地址逻辑地址=段基址：段内偏移地址。段基址：段内偏移地址。12段内
6、存储单元地址表示：段内存储单元地址表示：逻辑地址逻辑地址=段基址：段内偏移地址段基址：段内偏移地址物理地址与逻辑地址关系：物理地址与逻辑地址关系：物理地址物理地址=段基址左移段基址左移4位位+段内偏移地址。段内偏移地址。3、段与段之间关系：、段与段之间关系：重叠、重合、紧密连接、间隔分开。重叠、重合、紧密连接、间隔分开。8088中各段物理地址形成的约定：中各段物理地址形成的约定：1、取指令：、取指令：CS：IP2、读写数据：、读写数据：DS:段内偏移地址段内偏移地址 ES:段内偏移地址段内偏移地址3、堆栈操作：、堆栈操作：SS:SP13物理地址、段起始地址、段内偏移地址物理地址、段起始地址、段
7、内偏移地址n段起始地址段起始地址n段内偏移地址段内偏移地址n物理地址物理地址数数据据段段60009H00H12H60000H0009Hn（DS）=6000H；段基地址；段基地址=6000H；14例：n已知已知 CS=1055H，DS=250AH ES=2EF0H SS=8FF0H 某操作数位于数据段，偏移地址某操作数位于数据段，偏移地址=0204H，n画出各段在内存中的分布、段首地址及操作数画出各段在内存中的分布、段首地址及操作数的物理地址。的物理地址。15例题解答n操作数在数据段，则操作操作数在数据段，则操作数的物理地址为：数的物理地址为：n250AH 16+0204H=252A4H1055
8、0H250A0H2EF00H8FF00HCSDSESSS 16段寄存器的使用段寄存器的使用按照汇编程序的约定使用：按照汇编程序的约定使用：1、CS：存放代码段的段基址：存放代码段的段基址 DS、ES：存放数据段的段基址：存放数据段的段基址 SS：存放堆栈段的段基址：存放堆栈段的段基址2、P50表表2-3。17四、四、8088的内部寄存器的内部寄存器n含含14个个16位寄存器，按功能可分为三类位寄存器，按功能可分为三类n 数据寄存器数据寄存器 8个通用寄存器个通用寄存器 地址指针寄存器地址指针寄存器 变址寄存器变址寄存器 4个段寄存器：个段寄存器：2个控制寄存器个控制寄存器181）通用寄存器）通
9、用寄存器 数据寄存器（数据寄存器（AX，BX，CX，DX）地址指针寄存器（地址指针寄存器（SP，BP）变址寄存器（变址寄存器（SI，DI）（1）数据寄存器：（）数据寄存器：（AX，BX，CX，DX）16位，每个的高位，每个的高8位，低位，低8位又可分别作位又可分别作8位寄存器使用。位寄存器使用。19数据寄存器特有的习惯用法数据寄存器特有的习惯用法nAX：累加器。累加器。用来存放算术逻辑运算的操作数，所有用来存放算术逻辑运算的操作数，所有 I/O指令都通过指令都通过AX与接口传送信息；与接口传送信息；nBX：基址寄存器。基址寄存器。在间接寻址中用于存放内存的偏移地址；在间接寻址中用于存放内存的偏
10、移地址；nCX：计数寄存器。计数寄存器。用于在循环或串操作指令中存放计数值；用于在循环或串操作指令中存放计数值；nDX：数据寄存器。数据寄存器。在间接寻址的在间接寻址的I/O指令中存放指令中存放I/O端口端口 地址；在地址；在16位乘除法运算时，存放乘积的高位乘除法运算时，存放乘积的高16位数。位数。20（2）变址寄存器（）变址寄存器（16位）位）nSI：源变址寄存器源变址寄存器nDI：目标变址寄存器目标变址寄存器n在串操作指令中在串操作指令中，用，用SI存放源操作数的偏移地址，而用存放源操作数的偏移地址，而用DI存放目标操作数的偏移地址。存放目标操作数的偏移地址。（3）地址指针寄存器（）地址
11、指针寄存器（16位）位）nSP：堆栈指针寄存器：堆栈指针寄存器。其内容为栈顶的偏移地址；其内容为栈顶的偏移地址；nBP：基址指针寄存器。基址指针寄存器。常用于在访问内存时存放内存单元常用于在访问内存时存放内存单元 的的偏移地址。偏移地址。212）段寄存器）段寄存器 用于存放相应逻辑段的段基址用于存放相应逻辑段的段基址 CS：代码段寄存器。代码段寄存器。代码段存放指令代码代码段存放指令代码 DS：数据段寄存器数据段寄存器 ES：附加段寄存器附加段寄存器 SS：堆栈段寄存器：堆栈段寄存器：堆栈段是预留的一段存储空间。堆栈段是预留的一段存储空间。用来存放需要保护的数据或子程用来存放需要保护的数据或子
12、程 序调用时使用。序调用时使用。存放操作数存放操作数223）控制寄存器）控制寄存器nIP：指令指针寄存器。指令指针寄存器。其内容为下一条其内容为下一条预取预取 指令的偏移地址指令的偏移地址nFLAGS：标志寄存器。标志寄存器。存放运算结果的特征存放运算结果的特征 6个状态标志位（个状态标志位（CF，SF，AF，PF，OF，ZF）3个控制标志位（个控制标志位（IF，TF，DF）23五、五、8088CPU的引线及功能248088CPU的两种工作模式n8088可工作于两种模式下可工作于两种模式下 最小模式：最小模式：MN/MX=1MN/MX=1 最大模式：最大模式：MN/MX=0MN/MX=0n最小
13、模式为单处理器模式，控制信号较少，最小模式为单处理器模式，控制信号较少，一般可不必接总线控制器。一般可不必接总线控制器。n最大模式为多处理器模式，控制信号较多，最大模式为多处理器模式，控制信号较多，须通过总线控制器与总线相连。须通过总线控制器与总线相连。25主要引线（最小模式下）主要引线（最小模式下）n地址线和数据线：地址线和数据线：nADAD7 7-AD-AD0 0：低低8 8位地址和数据信号，位地址和数据信号，分时复用。分时复用。在传送地在传送地址信号时为单向，传送数据信号时为双向，三态。址信号时为单向，传送数据信号时为双向，三态。nA A1515-A-A8 8：输出中输出中8 8位地址信
14、号，三态输出。位地址信号，三态输出。nA A1919-A-A1616：高高4 4位地址位地址/状态信号，三态输出，状态信号，三态输出，分时复用分时复用。26(1)ALE(Address Latch Enable)(1)ALE(Address Latch Enable)：地址锁存信号地址锁存信号(引脚号引脚号25)25)，输出，高电平有效。和地址信号同时有效，要用，输出，高电平有效。和地址信号同时有效，要用该信号把地址信号锁存在地址锁存器当中。该信号把地址信号锁存在地址锁存器当中。(2)DEN(Data Enable)(2)DEN(Data Enable)：数据允许信号数据允许信号(引脚号引脚号
15、6)6)，输出，输出，三态，低电平有效，说明数据总线上有有效数据。常三态，低电平有效，说明数据总线上有有效数据。常用作数据总线驱动器的控制信号。用作数据总线驱动器的控制信号。(3)RD(Read)(3)RD(Read)：读信号读信号(引脚号引脚号32)32)，输出，三态。，输出，三态。低电平时表示低电平时表示CPUCPU正在读存储器或正在读存储器或I/OI/O端口的数据。端口的数据。主要的控制和状态信号：主要的控制和状态信号：27(4)WR(Write)(4)WR(Write)：写信号写信号(引脚号引脚号29)，输出，三态。，输出，三态。低电平时表示低电平时表示CPU正在对一个向存储器或正在对
16、一个向存储器或I/O端口端口 写数据。写数据。(5)M/IO(Memory/Input and Output)(5)M/IO(Memory/Input and Output)：存储器或存储器或I/O控制信号控制信号 (引脚号引脚号28)，输出，三态。，输出，三态。高电平时指示高电平时指示CPU正在访问正在访问I/O端口；端口；低电平时表示低电平时表示CPU正在访问存储器。正在访问存储器。(6)DT/R(Data Transmit/Receive)(6)DT/R(Data Transmit/Receive)：数据传送方向控制信号，数据传送方向控制信号，输出，三态。输出，三态。用用DT/R 信号来
17、控制数据驱动器信号来控制数据驱动器8286或或8287的数据传送方向。的数据传送方向。当当DT/R 1时，时，CPU向存储器或向存储器或I/O端口发送数据；端口发送数据；DT/R 0时，时，CPU从存储器或从存储器或I/O端口接收数据。端口接收数据。28(7)NMI(Non-Maskable Interrupt)(7)NMI(Non-Maskable Interrupt)：非屏蔽中断请求非屏蔽中断请求 (引脚号引脚号17)，输入，输入，上升沿有效上升沿有效。NMI不受中断允许标志的影响。不受中断允许标志的影响。当当CPU检测到检测到NMI 有一个上升沿的信号以后，有一个上升沿的信号以后，CPU
18、执行完当前指令便执行完当前指令便 响应中断类型码为响应中断类型码为2的非屏蔽中断请求。的非屏蔽中断请求。(8)INTR(Interrupt Request)(8)INTR(Interrupt Request)：可屏蔽中断请求可屏蔽中断请求(引脚引脚 号号18)，输入，输入，高电平有效。高电平有效。如果如果INTR信号有效，信号有效，当当CPU的中断允许标志的中断允许标志IF=1时时，CPU结束当前指令结束当前指令 后，响应后，响应INTR中断请求。中断请求。（9 9）INTA(Interrupt Acknowledge)INTA(Interrupt Acknowledge)：中断响应信号。中断
19、响应信号。输出，低电平有效，表示输出，低电平有效，表示CPU响应响应 外部发来的外部发来的INTR信号信号。29 (10)HOLD(Hold Request)(10)HOLD(Hold Request)：总线保持请求总线保持请求(引脚号引脚号31)，输入，高电平有效。当系统中除输入，高电平有效。当系统中除CPU之外的另一个之外的另一个 总线主模块总线主模块(如如DMA)要求使用总线时，通过要求使用总线时，通过HOLD 引脚向引脚向CPU发出总线请求。如果发出总线请求。如果CPU允许让出总允许让出总 线，在线，在完成当前总线周期后完成当前总线周期后，通过，通过HLDA引脚发出引脚发出 应答信号，
20、响应总线的请求。应答信号，响应总线的请求。(11)HLDA(11)HLDA：总线保持响应信号总线保持响应信号(引脚号引脚号32)，输出，高电，输出，高电 平有效。平有效。HLDA有效时表示有效时表示CPU响应了其他总线主响应了其他总线主 模块的总线请求，一旦模块的总线请求，一旦HLDA有效，有效，CPU让出总线让出总线 ,CPU的数据的数据/地址总线和控制总线变为高阻状态地址总线和控制总线变为高阻状态,而请求总线的总线主模块而请求总线的总线主模块(DMA)获得了总线控制权。获得了总线控制权。30 (12)MN/MX(Minimum/Maximum Mode Control)(12)MN/MX(
21、Minimum/Maximum Mode Control)：最大最大 最小模式控制信号最小模式控制信号(引脚号引脚号33)，输入。，输入。(13)CLK(Clock)(13)CLK(Clock)：时钟信号时钟信号(引脚号引脚号19)，输入。，输入。为为CPU和总线控制逻辑提供时钟信号。和总线控制逻辑提供时钟信号。要求时钟信号的占空比为要求时钟信号的占空比为33%。(14)RESET(Reset)(14)RESET(Reset)：复位信号复位信号(引脚号引脚号21)，输入，高电，输入，高电 平有效。复位信号有效时，平有效。复位信号有效时，CPU结束当前操作并对结束当前操作并对 标志寄存器、标志寄
22、存器、IP、DS、SS、ES及指令队列清零及指令队列清零，并将并将CS设置为设置为FFFFH。当复位信号撤除时。当复位信号撤除时(即电平即电平 由高变低时由高变低时)，CPU从从FFFF0H地址开始执行程序地址开始执行程序。31(15)READY(Ready)(15)READY(Ready)：准备好信号准备好信号(引脚号引脚号22)22)，输入，输入，高电平有效。为了高电平有效。为了CPUCPU能和不同速度的存储器或能和不同速度的存储器或 I/O I/O接口进行连接，设计了接口进行连接，设计了READYREADY信号。信号。CPUCPU在每在每 个总线周期的个总线周期的T3T3状态前沿对状态前
23、沿对READYREADY进行采样进行采样。当。当 READY READY信号有效时表示存储器或信号有效时表示存储器或I/OI/O准备好发送或准备好发送或 接收数据。如果接收数据。如果READYREADY为低。为低。CPUCPU在在T3T3状态采样到状态采样到 READY READY为低电平以后，便在为低电平以后，便在T3T3之后插入之后插入TwTw，延长读延长读 写周期，使写周期，使CPUCPU能和较慢速度的存储器或能和较慢速度的存储器或I/OI/O接口相接口相 匹配。匹配。32READY信号T T1 1T T2 2T T3 3TwaitTwaitT T4 433 (16)TEST(Test)
24、(16)TEST(Test)：测试信号测试信号(引脚号引脚号23)，输入，低电，输入，低电 平有效。平有效。TEST 信号和信号和WAIT指令结合起来使用，指令结合起来使用，在在CPU执行执行WAIT指令时，指令时，CPU便一直处于空转状便一直处于空转状 态，进行等待。态，进行等待。(17)GND(17)GND：GND 为地为地(引脚号引脚号20)。(18)VCC(18)VCC：VCC为电源为电源(引脚号引脚号40)，接，接5V。348088CPU的两种工作模式下连接的两种工作模式下连接n8088可工作于两种模式下可工作于两种模式下 最小模式：最小模式：MN/MX=1MN/MX=1 最大模式：
25、最大模式：MN/MX=0MN/MX=035最小模式下的连接示意图8088CPU控制总线控制总线数据总线数据总线地址总线地址总线地址地址锁存锁存数据数据收发收发ALE时钟发时钟发生生 器器DT/RDEN36地址锁存828237双向数据总线收发器828638最大模式下的连接示意图8088CPU数据总线数据总线地址总线地址总线地址地址锁存锁存数据数据收发收发ALE时钟发时钟发生生 器器总总 线线控制器控制器控制总线控制总线39六、六、8088/8086 CPU的工作时序的工作时序 一、时序的基本概念：一、时序的基本概念：时序：时序：微机微机完成指定任务完成指定任务所需的各步操作之所需的各步操作之间的
26、时间顺序及其定时关系。间的时间顺序及其定时关系。计算机的工作是在时钟脉冲计算机的工作是在时钟脉冲CLKCLK的统一控制下，的统一控制下，一个节拍一个节拍地实现的。一个节拍一个节拍地实现的。时钟周期时钟周期总线周期总线周期 指令周期指令周期40 时钟周期：时钟周期：微机系统时钟脉冲的周期，又叫微机系统时钟脉冲的周期，又叫T周期或周期或T 状态，等于计算机主频的倒数。状态，等于计算机主频的倒数。总线周期：总线周期：CPU通过总线与内存或通过总线与内存或I/O接口进行一次接口进行一次 信息传送（读信息传送（读/写）所需要的时间。写）所需要的时间。一个总线周期包含多个时钟周期，典型的一个总线周期包含多
27、个时钟周期，典型的 总线周期包含总线周期包含T1、T2、T3、T4四个周期。四个周期。指令周期：指令周期：执行一条指令所需的时间。执行一条指令所需的时间。两个两个特殊的时钟周期：特殊的时钟周期：等待周期等待周期Tw和空闲周期和空闲周期Ti。418088GNDA14A13A12A11A10A9A8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCA15A16/S3A17/S4A18/S5A19/S6SSOMN/MXRDHOLDHLDAWRIO/MDT/RDENALEINTATESTREADYRESETT1T2T3T4A19A16/S6S3IO/MA15A8ALERD
28、DT/RDENCLKS6 S3A7 A0 A19A16 D7 D0高高IO 低低Mem AD7AD0DSESSSCSIP数据暂存器数据暂存器PSW标志标志寄存器寄存器执行部件控制电路执行部件控制电路指令译码器指令译码器AXBXCXDXAHBHCHDHSIDIBPSPALBLCLDL寄存器组寄存器组指指令令队队列列总线总线接口接口控制控制电路电路运运算算器器地地址址加加法法器器、指令指令1指令指令2指令指令3指令指令4、数据数据1数据数据29Ah、地址总线地址总线AB数据总线数据总线DB控制总线控制总线CB地地址址译译码码器器1.1.IO/M变低，变低，CPU将对将对内存进行操作内存进行操作2.
29、A19A0上出现地址信号上出现地址信号 0011 0101 0000 0000 1100 A19 A15 A11 A7 A3 A03.ALE上出现正脉冲信号上出现正脉冲信号4.DT/R变低，变低，数据收发器处于接受状态数据收发器处于接受状态T1T2T3T4A19A16/S6S3IO/MA15A8 AD7AD0ALERDDT/RDENCLKS6 S3A7 A0 A19A16 D7 D0T1T2T3T4A19A16/S6S3IO/MA15A8 AD7AD0ALERDDT/RDENCLKS6 S3A7 A0 A19A16 D7 D05.5.A19A16上出现状态信号上出现状态信号 0 IF 1 1
30、S6 S5 S4 S3 使用使用DS 6.AD7AD0变高阻态变高阻态7.RD变低变低 发给内存发给内存,CPU将进行读操作将进行读操作8.DEN 变低变低 允许数据收发器进行数据传送允许数据收发器进行数据传送(DS)=3000H,(BX)=500CH,(3500CH)=9AH 执行执行 MOV AL,BX T1T2T3T4A19A16/S6S3IO/MA15A8 AD7AD0ALERDDT/RDENCLKS6 S3A7 A0 A19A16 D7 D0T1T2T3T4A19A16/S6S3IO/MA15A8 AD7AD0ALERDDT/RDENCLKS6 S3A7 A0 A19A16 D7 D
31、02、I/O端口、存储器端口、存储器写写周期时序周期时序T1T2T3T4A19A16/S6S3IO/MA15A8 AD7AD0ALEWRDT/RDENCLKS6 S3A7 A0 A19A16 D7 D0高高IO 低低Mem8088GNDA14A13A12A11A10A9A8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCA15A16/S3A17/S4A18/S5A19/S6SSOMN/MXRDHOLDHLDAWRIO/MDT/RDENALEINTATESTREADYRESETDSESSSCSIP数据暂存器数据暂存器PSW标志标志寄存器寄存器执行部件控制电路执行部
32、件控制电路指令译码器指令译码器AXBXCXDXAHBHCHDHSIDIBPSPALBLCLDL寄存器组寄存器组指指令令队队列列总线总线接口接口控制控制电路电路运运算算器器地地址址加加法法器器、指令指令1指令指令2指令指令3指令指令4、数据数据17Ch数据数据3、地址总线地址总线AB数据总线数据总线DB控制总线控制总线CB地地址址译译码码器器1.1.IO/M变低变低，CPU将对将对内存进行操作内存进行操作2.2.A19A0上出现地址信号上出现地址信号 0110 0011 0000 0000 10100110 0011 0000 0000 1010 A A1919 A A1515 A A1111
33、A A7 7 A A3 3 A A0 03.3.ALE上出现正脉冲信号上出现正脉冲信号4.4.DT/R变高，数据收发器发送变高，数据收发器发送T1T2T3T4A19A16/S6S3IO/MA15A8 AD7AD0ALEWRDT/RDENCLKS6 S3A7 A0 A19A16 D7 D0T1T2T3T4A19A16/S6S3IO/MA15A8 AD7AD0ALEWRDT/RDENCLKS6 S3A7 A0 A19A16 D7 D05.5.WR变低，变低，发给内存，发给内存，CPU将进行写将进行写6.A19A16上出现状态信号上出现状态信号 0 IF 1 10 IF 1 1 S6 S5 S4 S
34、3 S6 S5 S4 S3 使用使用DSDS7.DEN 变低，变低，允许数据收发器进行数据传送允许数据收发器进行数据传送8.AD7AD0上出现数据信号上出现数据信号 即即BL的内容的内容 0 1 1 1 1 1 0 0ADAD7 7 ADAD0 0T1T2T3T4A19A16/S6S3IO/MA15A8 AD7AD0ALEWRDT/RDENCLKS6 S3A7 A0 A19A16 D7 D0T1T2T3T4A19A16/S6S3IO/MA15A8 AD7AD0ALEWRDT/RDENCLKS6 S3A7 A0 A19A16 D7 D054一、概述一、概述n总线：总线：是是一组导线和相关的控制、
35、驱动电路一组导线和相关的控制、驱动电路的的集合。集合。是计算机系统各部件之间传输地址、数据和控是计算机系统各部件之间传输地址、数据和控制信息制信息的的通道。通道。地址总线（地址总线（AB）数据总线（数据总线（DB）控制总线（控制总线（CB）2.2.5 5 系统总线系统总线按功能分类：按功能分类：总线分类：总线分类：55总线分类：总线分类：CPU总线（前端总线）总线（前端总线）系统总线系统总线外部总线外部总线片内总线片内总线片外总线片外总线按相对按相对CPU的的位置分位置分按层次结构分按层次结构分56二、总线的系统结构n单总线结构单总线结构CPU M M I/O I/O I/O57多总线结构面向
36、面向CPU的双总线结构的双总线结构面向主存的双总线结构面向主存的双总线结构双总线结构双总线结构多总线结构多总线结构58面向CPUCPU的双总线结构n存储器与存储器与I/O接口间无直接通道接口间无直接通道CPU M I/O I/O I/O59面向存储器的双总线结构n在单总线结构基础上增加一条在单总线结构基础上增加一条CPU到存储到存储器的高速总线器的高速总线CPU M I/O I/O I/O60总线的基本功能n数据传送数据传送n仲裁控制仲裁控制n出错处理出错处理n总线驱动总线驱动61三、常用系统总线nISA（8/16位）位）nPCI（32/64位）位）nAGP（加速图形端口，用于提高图形处理能力
37、）加速图形端口，用于提高图形处理能力）PCI总线体系结构总线体系结构P64图图2-3162总线的主要性能指标n总线带宽（总线带宽（B/S）：）：单位时间内总线上可传送单位时间内总线上可传送 的数据量的数据量n总线位宽（总线位宽（bit）：）：能同时传送的数据位数能同时传送的数据位数n总线的工作频率（总线的工作频率（MHz）n总线带宽总线带宽=（位宽（位宽/8）（工作频率（工作频率/每个存取周期的时钟数）每个存取周期的时钟数）63第第2章章 作作 业业n2.1、2.2、2.52.10n补充：补充：n1、微机复位后，各内部寄存器状态是怎样的？、微机复位后，各内部寄存器状态是怎样的？n2、什么是总线？总线如何分类？、什么是总线？总线如何分类？
