1、第第1212章章 集成电路的测试与封装集成电路的测试与封装 1212. .1 1 集成电路在芯片测试技术集成电路在芯片测试技术 1212. .2 2 集成电路封装形式与工艺流程集成电路封装形式与工艺流程 1212. .3 3 芯片键合芯片键合 1212. .4 4 高速芯片封装高速芯片封装 1212. .5 5 混合集成与微组装技术混合集成与微组装技术 1212. .6 6 数字集成电路测试方法数字集成电路测试方法 设计错误测试设计错误测试 设计错误测试的主要目的设计错误测试的主要目的是发现并定位设计是发现并定位设计 错误，从而达到修改设计，最终消除设计错误错误，从而达到修改设计，最终消除设计
2、错误 的目的。的目的。 设计错误的主要特点设计错误的主要特点是同一设计在制造后的所是同一设计在制造后的所 有芯片中都存在同样的错误，这是区分设计错有芯片中都存在同样的错误，这是区分设计错 误与制造缺陷的主要依据。误与制造缺陷的主要依据。 12.1 12.1 集成电路在芯片测试技术集成电路在芯片测试技术 功能测试功能测试 测试目的测试目的 功能测试是针对制造过程中可能引起电路功能不正功能测试是针对制造过程中可能引起电路功能不正 确而进行的测试，与设计错误相比，这种错误的出确而进行的测试，与设计错误相比，这种错误的出 现具有随机性，现具有随机性， 测试的主要目的测试的主要目的不是定位和分析错误而是
3、判断芯不是定位和分析错误而是判断芯 片上是否存在错误，即区分合格的芯片与不合格的片上是否存在错误，即区分合格的芯片与不合格的 芯片。芯片。 功能测试的困难源于以下两个方面：功能测试的困难源于以下两个方面： 一个集成电路具有复杂的功能，含有大量一个集成电路具有复杂的功能，含有大量 的晶体管的晶体管 电路中的内部信号不可能引出到芯片的外电路中的内部信号不可能引出到芯片的外 面，而测试信号和测试结果只能从外部的面，而测试信号和测试结果只能从外部的 少数管脚施加并从外部管脚进行观测。少数管脚施加并从外部管脚进行观测。 测试的过程测试的过程 就是用测试仪器将测试向量就是用测试仪器将测试向量(1(1和和0
4、 0组成的序列组成的序列) )， 通过探针施加到输入管脚，同时在输出管脚上通通过探针施加到输入管脚，同时在输出管脚上通 过探针进行检测，并与预期的结果进行比较。过探针进行检测，并与预期的结果进行比较。 高速的测试仪器是非常昂贵的设备，测试每个芯高速的测试仪器是非常昂贵的设备，测试每个芯 片所用的时间必须尽可能地缩短，以降低测试成片所用的时间必须尽可能地缩短，以降低测试成 本。本。 集成电路测试所要做的工作，一是要将芯片与测试集成电路测试所要做的工作，一是要将芯片与测试 系统的各种联接线正确联接；二是要对芯片施加各系统的各种联接线正确联接；二是要对芯片施加各 种信号，通过分析芯片的输出信号，来得
5、到芯片的种信号，通过分析芯片的输出信号，来得到芯片的 功能和性能指标。功能和性能指标。 芯片与测试系统的联接芯片与测试系统的联接 分为两种：分为两种： 芯片在晶圆测试的联接方法芯片在晶圆测试的联接方法 芯片成品测试的联接方法芯片成品测试的联接方法 集成电路测试信号联接方法集成电路测试信号联接方法 （1 1）芯片在晶圆测试的联接方法）芯片在晶圆测试的联接方法 一种一种1010探针头的实物照片探针头的实物照片 GSGGSG组合组合150um150um间距微波探头照片间距微波探头照片 两种芯片在晶圆测试用探针：两种芯片在晶圆测试用探针： 集成电路测试信号联接方法集成电路测试信号联接方法 （2 2）芯
6、片成品测试的联接方法）芯片成品测试的联接方法 测试机与被测电路板的联接照片测试机与被测电路板的联接照片 MT9308MT9308分选机分选机 12.212.2集成电路封装形式与工艺流程集成电路封装形式与工艺流程 封装的作用封装的作用 (1)(1)对芯片起到保护作用。封装后使芯片不受外对芯片起到保护作用。封装后使芯片不受外 界因素的影响而损坏，不因外部条件变化而影响界因素的影响而损坏，不因外部条件变化而影响 芯片的正常工作；芯片的正常工作； (2)(2)封装后芯片通过外引出线封装后芯片通过外引出线( (或称引脚或称引脚) )与外部与外部 系统有方便相可靠的电连接；系统有方便相可靠的电连接； (3
7、)(3)将芯片在工作中产生的热能通过封装外壳散将芯片在工作中产生的热能通过封装外壳散 播出去，从研保证芯片温度保持在最高额度之下；播出去，从研保证芯片温度保持在最高额度之下； (4)(4)能使芯片与外部系统实现可靠的信号传输，能使芯片与外部系统实现可靠的信号传输， 保持信号的完整性。保持信号的完整性。 封装的内容封装的内容 (1)(1)通过一定的结构设计、工艺设计、电设计、热设计和可靠通过一定的结构设计、工艺设计、电设计、热设计和可靠 性设计制造出合格的外壳或引线框架等主要零部件；性设计制造出合格的外壳或引线框架等主要零部件； (2) (2) 改进封装结构、确定外形尺寸，使之达到通用化、标准改
8、进封装结构、确定外形尺寸，使之达到通用化、标准 化，并向多层次、窄节距、多引线、小外形和高密度方向发展；化，并向多层次、窄节距、多引线、小外形和高密度方向发展； (3) (3) 保证自硅晶圆的减薄、划片和分片开始，直到芯片粘接、保证自硅晶圆的减薄、划片和分片开始，直到芯片粘接、 引线键合和封盖等一系列封装所需工艺的正确实施，达到一定引线键合和封盖等一系列封装所需工艺的正确实施，达到一定 的的 规模化和自动化；规模化和自动化； (4) (4) 在原有的材料基础上，提供低介电系数、高导热、高机在原有的材料基础上，提供低介电系数、高导热、高机 械强度等性能优越的新型有机、无机和金属材料；械强度等性能
9、优越的新型有机、无机和金属材料； (5) (5) 提供准确的检验测试数据，为提高集成电路封装的性能提供准确的检验测试数据，为提高集成电路封装的性能 和可靠性提供有力的保证。和可靠性提供有力的保证。 封装的形式封装的形式 Package-封装体封装体 指芯片（指芯片（Die）和不同类型的框架（）和不同类型的框架（L/F）和塑封料（）和塑封料（EMC）形）形 成的不同外形的封装体。成的不同外形的封装体。 IC Package的种类的种类 按封装材料划分为：按封装材料划分为： 金属封装、陶瓷封装、塑料封装金属封装、陶瓷封装、塑料封装 按照和按照和PCB板连接方式分为：板连接方式分为： PTH封装和封
10、装和SMT封装封装 按照封装外型可分为：按照封装外型可分为： SOT、SOIC、TSSOP、QFN、QFP、BGA、CSP等；等； 按封装材料划分为：按封装材料划分为： 金属封装金属封装 陶瓷封装陶瓷封装 塑料封装塑料封装 金属封装主要用于军工或航天技术，无金属封装主要用于军工或航天技术，无 商业化产品；商业化产品； 陶瓷封装优于金属封装，也用于军事产陶瓷封装优于金属封装，也用于军事产 品，占少量商业化市场；品，占少量商业化市场； 塑料封装用于消费电子，因为其成本低，塑料封装用于消费电子，因为其成本低， 工艺简单，可靠性高而占有绝大部分的工艺简单，可靠性高而占有绝大部分的 市场份额；市场份额；
11、 按与按与PCBPCB板的连接方式划分为：板的连接方式划分为： PTH SMT PTHPTH- -Pin Through Hole, Pin Through Hole, 通孔式；通孔式； SMTSMT- -Surface Mount TechnologySurface Mount Technology， 表面贴装式。表面贴装式。 目前市面上大部分目前市面上大部分ICIC均采为均采为SMTSMT式式 的的 SMT 按封装外型可分为：按封装外型可分为： SOT 、QFN 、SOIC、TSSOP、QFP、BGA、CSP等；等； 决定封装形式的两个关键因素决定封装形式的两个关键因素: 封装效率。芯片面
12、积封装效率。芯片面积/封装面积，尽量接近封装面积，尽量接近1:1； 引脚数。引脚数越多，越高级，但是工艺难度也相应增加；引脚数。引脚数越多，越高级，但是工艺难度也相应增加； 封装形式和工艺逐步高级和复杂封装形式和工艺逐步高级和复杂 其中其中,CSP由于采用了由于采用了Flip Chip技术和裸片封装，达到了芯片面积技术和裸片封装，达到了芯片面积/封装面积封装面积 =1:1，为目前最高级的技术；，为目前最高级的技术； Company Logo IC Package （IC的封装形式）的封装形式） QFNQuad Flat No-lead Package 四方无引脚扁平封装四方无引脚扁平封装 SO
13、ICSmall Outline IC 小外形小外形IC封装封装 TSSOPThin Small Shrink Outline Package 薄小外形封装薄小外形封装 QFPQuad Flat Package 四方引脚扁平式封装四方引脚扁平式封装 BGABall Grid Array Package 球栅阵列式封装球栅阵列式封装 CSPChip Scale Package 芯片尺寸级封装芯片尺寸级封装 常用集成电路封装形式常用集成电路封装形式 （1）DIP (Dual In-line Package)双列直插式封装双列直插式封装 2.543=7.62 0.52.54 1.5 3.4 3.35
14、8765 123 4 6.3 9.2 P P型型8 8引线封装引线封装 正视图正视图 顶视图顶视图 常用集成电路封装形式常用集成电路封装形式 （2）SOP(Small Outline Package)小外形封装小外形封装 SOP实际上是实际上是DIP的变形，即将的变形，即将DIP的直插式引脚向的直插式引脚向 外弯曲成外弯曲成90度，就成了适于表面贴装度，就成了适于表面贴装SMT（Surface Mount Technology）的封装了，只是外形尺寸和重量）的封装了，只是外形尺寸和重量 比比DIP小得多。小得多。 SOP封装外形图封装外形图 常用集成电路封装形式常用集成电路封装形式 （3）QF
15、P(Quad Flat Package) 四边引脚扁平封装四边引脚扁平封装 QFP封装结构封装结构 QFP的分类：的分类： 塑塑（Plastic）封封 QFP(PQFP) 薄型薄型QFP(TQFP) 窄窄（Fine） 节距节距 QFP(FQFP) Company Logo IC Package Structure（IC结构图） TOP VIEW SIDE VIEW Lead Frame 引线框架引线框架 Gold Wire 金金 线线 Die Pad 芯片焊盘芯片焊盘 Epoxy 银浆银浆 Mold Compound 环氧树脂环氧树脂 集成电路封装工艺流程集成电路封装工艺流程 划片 分类 管芯
16、键合 引线绑定 密封 管壳焊封 型模 测试 工序 晶圆 加工好的焊料 聚合物粘结剂 Al丝 Au丝 保形的涂敷材料 加工好的金属 聚合物密封剂 塑模化合物 引线框架 陶瓷管壳 管帽 部件材料 引线键合是将芯片表面的铝压点和引线框架上的电引线键合是将芯片表面的铝压点和引线框架上的电 极内端极内端（有时称为柱有时称为柱）进行电连接最常用的方法进行电连接最常用的方法（见下见下 图图）。引线键合放置精度通常是引线键合放置精度通常是5 5 m m。键合线或是金或键合线或是金或 是铝是铝，因为它在芯片压点和引线框架内端压点都形成良因为它在芯片压点和引线框架内端压点都形成良 好键合好键合，通常引线直径是通常
17、引线直径是25257575 m m之间之间。 12.3 12.3 芯片键合芯片键合 引线键合引线键合 传统装配与封装传统装配与封装 硅片测试和拣选 引线键合引线键合 分片 塑料封装 最终封装与测试 贴片 Figure 20.1 引线焊接引线焊接 EFO打火杆在打火杆在 磁嘴前烧球磁嘴前烧球 Cap下降到芯片的下降到芯片的Pad 上，加上，加Force和和Power 形成第一焊点形成第一焊点 Cap牵引金牵引金 线上升线上升 Cap运动轨迹形成运动轨迹形成 良好的良好的Wire Loop Cap下降到下降到Lead Frame形成焊接形成焊接 Cap侧向划开，将金侧向划开，将金 线切断，形成鱼尾
18、线切断，形成鱼尾 Cap上提，完成一次上提，完成一次 动作动作 从芯片压点到引线框架的引线键合从芯片压点到引线框架的引线键合 压模混合物 引线框架 压点 芯片 键合的引线 管脚尖 集成电路封装示意图集成电路封装示意图 芯片绑定时，应给出载体型号和芯片焊盘与载体上的引芯片绑定时，应给出载体型号和芯片焊盘与载体上的引 脚关系示意图，如图所示，芯片方向用向上箭头表示，脚关系示意图，如图所示，芯片方向用向上箭头表示， QFP24QFP24载体引脚从左下角第二引脚开始，逆时针方向连载体引脚从左下角第二引脚开始，逆时针方向连 续标号，按图连接明确无误。续标号，按图连接明确无误。 卷带式自动键合卷带式自动键
19、合TABTAB技术技术 聚合物条带 铜引线 倒装芯片倒装芯片 将芯片的有源面将芯片的有源面（具有表面键合压点具有表面键合压点）面向基座的粘贴封面向基座的粘贴封 装技术装技术。 倒装技术优点：倒装技术优点： 寄生电感远小于传统键合技术的寄生值寄生电感远小于传统键合技术的寄生值 焊接盘可遍布芯片焊接盘可遍布芯片，不仅限于芯片周边不仅限于芯片周边 衬底均可被衬底均可被ICIC覆盖覆盖，封装密度高封装密度高 可靠性高可靠性高 焊接时焊接时，连接柱的表面张力会自我校正连接柱的表面张力会自我校正 倒装芯片封装倒装芯片封装 压点上的焊 料凸点 硅芯片 基座 连接管座 金属互连 通孔 硅片压点上的硅片压点上的
20、C4C4焊料凸点焊料凸点 回流 工艺 金属淀 积和刻 蚀 第二层金属淀积 Sn Pb (3) 在回流过程 中焊球形成 (4) Oxide 氮化硅 Al 压点 (1) 第三层复合金属 Cu-Sn Cr+Cu Cr (2) 倒装芯片的环氧树脂填充术倒装芯片的环氧树脂填充术 关于倒装芯片可靠性的一个重要问题是硅片和基座之间关于倒装芯片可靠性的一个重要问题是硅片和基座之间 热膨胀系数（热膨胀系数（CTECTE）失配。严重的）失配。严重的CTECTE失配将应力引入失配将应力引入C4C4焊焊 接点并由于焊接裂缝引起早期失效。通过在芯片和基座之接点并由于焊接裂缝引起早期失效。通过在芯片和基座之 间用流动环氧
21、树脂填充术使问题得以解决。间用流动环氧树脂填充术使问题得以解决。 焊料凸点 芯片 环氧树脂 基座 倒装芯片面阵焊接凸点与引线键合倒装芯片面阵焊接凸点与引线键合 因为倒装芯片技术是面阵技术，它促进了对封装中因为倒装芯片技术是面阵技术，它促进了对封装中 更多输入更多输入/ /输出管脚的要求。这意味着输出管脚的要求。这意味着C4C4焊料凸点被放在焊料凸点被放在 芯片表面的芯片表面的x x- -y y格点上，对于更多管脚数有效利用了芯片格点上，对于更多管脚数有效利用了芯片 表面积。表面积。 压点周 边阵列 倒装芯片凸 点面阵列 Figure 20.23 12.4 12.4 高速芯片封装高速芯片封装 在
22、高频和高速系统设计时，不同封装形式的引脚的寄生参 数必须加以考虑 。 封装类型 电容/pF 电感/nH 68针塑料DIP 4 35 68针陶瓷DIP 7 20 256针PGA 5 15 金丝压焊 1 1 例装焊 0.5 0.1 几种封装形式下引脚的寄生电容和电感的典型值 12.4 12.4 高速芯片封装高速芯片封装 MCMMCM技术的发展与进步技术的发展与进步 由于多芯片模块由于多芯片模块(MCM)(MCM)的出现、发展和进步，推动了微组装技的出现、发展和进步，推动了微组装技 术发展。由于信号传输高频化和高速数字化的要求以及裸芯片术发展。由于信号传输高频化和高速数字化的要求以及裸芯片 封装的需
23、要，因而要求有比起封装的需要，因而要求有比起SMTSMT组装密度更高的基板和组装密度更高的基板和母板。母板。 12.5 12.5 混合集成与微组装技术混合集成与微组装技术 多芯片组件多芯片组件，它是在混合集成电路它是在混合集成电路(HIC)(HIC)基础上发展起来的高技基础上发展起来的高技 术电子产品术电子产品，是将多个是将多个LSILSI和和VLSIVLSI芯片和其它元器件高密度组装芯片和其它元器件高密度组装 在多层互连基板上在多层互连基板上，然后封装在同一封装体内的高密度然后封装在同一封装体内的高密度、高可靠高可靠 性的电子产品性的电子产品，可以实现系统功能可以实现系统功能，达到电子产品的
24、小型化达到电子产品的小型化、多多 功能功能、高性能高性能。 MCM 基座 单个芯片 MCM(Mu1tiMCM(Mu1tiChip Module)Chip Module)基本概念基本概念 MCMMCM分类分类 MCMMCM通常可分为五大类，通常可分为五大类， 即即MCMMCML L，其基板为多层布线，其基板为多层布线 PWBPWB； MCMMCMC C，其基板为多层布线厚膜，其基板为多层布线厚膜 或多层布线共烧陶瓷；或多层布线共烧陶瓷； MCMMCMD D，其为薄膜多层布线基板；，其为薄膜多层布线基板； MCMMCMC CD D，其为厚、薄膜混合，其为厚、薄膜混合 多层布线基板；多层布线基板；
25、MCMMCMSiSi，其基板为，其基板为SiSi。 以上这些基板上再安装各类以上这些基板上再安装各类IcIc芯芯 片及其它元器件，使用先进封装，片及其它元器件，使用先进封装， 就制作成各类就制作成各类MCMMCM。 三级基板（或三级基板（或PCBPCB） 近似芯片尺寸的超小型封装近似芯片尺寸的超小型封装 可容纳引脚的数最多，便于可容纳引脚的数最多，便于 焊接、安装和修整更换焊接、安装和修整更换 电、热性能优良电、热性能优良 测试、筛选、老化操作容易测试、筛选、老化操作容易 实现实现 散热性能优良散热性能优良 封装内无需填料封装内无需填料 制造工艺、设备的兼容性好制造工艺、设备的兼容性好 MCM
26、MCM的优势的优势 一种六芯片一种六芯片MCM MCM 12.6 12.6 数字集成电路测试方法数字集成电路测试方法 概述概述 数字集成电路数字集成电路测试的意义在于可以直观地检查设计的测试的意义在于可以直观地检查设计的 集成电路是否能像设计者要求的那样正确地工作。集成电路是否能像设计者要求的那样正确地工作。 另一目的是希望通过测试，确定电路失效的原因以及另一目的是希望通过测试，确定电路失效的原因以及 失效所发生的具体部位，以便改进设计和修正错误。失效所发生的具体部位，以便改进设计和修正错误。 测试的难度测试的难度 为实现对芯片中的错误和缺陷定位，从测试技术的为实现对芯片中的错误和缺陷定位，从
27、测试技术的 角度而言就是要解决测试的可控制性和可观测性。角度而言就是要解决测试的可控制性和可观测性。 数字系统一般都是复杂系统，测试问题变得日益严数字系统一般都是复杂系统，测试问题变得日益严 重。重。 12.6.1 12.6.1 可测试性的重要性可测试性的重要性 测试生成测试生成 指产生验证电路的一组测试码，又称测试矢量指产生验证电路的一组测试码，又称测试矢量 测试验证测试验证 指一个给定测试集合的有效性测度，这通常是通过故障模拟指一个给定测试集合的有效性测度，这通常是通过故障模拟 来估算的。来估算的。 测试设计测试设计 目的是为了提高前两种工作的效率，也就是说，通过在逻辑目的是为了提高前两种
28、工作的效率，也就是说，通过在逻辑 和电路设计阶段考虑测试效率问题，加入适当的附加逻辑或和电路设计阶段考虑测试效率问题，加入适当的附加逻辑或 电路以提高将来芯片的测试效率电路以提高将来芯片的测试效率 。 数字集成电路可测性的数字集成电路可测性的3 3个方面个方面 集成电路芯片测试集成电路芯片测试的基本的基本形式形式 完全完全测试测试 对对芯片进行全部状态和功能的测试，要考虑集成电路的所有状态芯片进行全部状态和功能的测试，要考虑集成电路的所有状态 和功能，即使在将来的实际应用中有些并不会出现。完全测试是和功能，即使在将来的实际应用中有些并不会出现。完全测试是 完备集。在集成电路研制阶段，为分析电路
29、可能存在的缺陷和隐完备集。在集成电路研制阶段，为分析电路可能存在的缺陷和隐 含的问题，应对样品进行完全测试。含的问题，应对样品进行完全测试。 功能测试功能测试 只只对集成电路设计之初所要求的运算功能或逻辑功能是否正确进对集成电路设计之初所要求的运算功能或逻辑功能是否正确进 行测试。功能测试是局部测试。在集成电路的生产阶段，通常采行测试。功能测试是局部测试。在集成电路的生产阶段，通常采 用功能测试以提高测试效率降低测试成本。用功能测试以提高测试效率降低测试成本。 2020/5/20 43 完全测试的含义完全测试的含义 例如：例如：N N个输入端的逻辑，它有个输入端的逻辑，它有2 2N N个状态。
30、个状态。 组合逻辑：组合逻辑：在静态状态下，需要在静态状态下，需要2 2N N个顺序测试矢量。动态测试个顺序测试矢量。动态测试 应考虑状态转换时的延迟配合问题，仅仅顺序测试是不够应考虑状态转换时的延迟配合问题，仅仅顺序测试是不够 的。的。 时序电路：时序电路：由于记忆单元的存在，电路的状态不但与当前的输由于记忆单元的存在，电路的状态不但与当前的输 入有关，还与上一时刻的信号有关。它的测试矢量不仅仅入有关，还与上一时刻的信号有关。它的测试矢量不仅仅 是枚举问题，而是一个排列问题。最坏情况下它是是枚举问题，而是一个排列问题。最坏情况下它是2 2N N个状态个状态 的全排列，它的测试矢量数目是一个天
31、文数字。的全排列，它的测试矢量数目是一个天文数字。 可测试性成为可测试性成为VLSIVLSI设计中的一个重要部分设计中的一个重要部分 内部内部节点测试方法的基本节点测试方法的基本思想思想 由于由于电路制作完成后，各个内部节点将不可直接探测，只能电路制作完成后，各个内部节点将不可直接探测，只能 通过输入通过输入/ /输出来观测。对内部节点测试思想是：假设在待输出来观测。对内部节点测试思想是：假设在待 测试节点存在一个故障状态，然后反映和传达这个故障到输测试节点存在一个故障状态，然后反映和传达这个故障到输 出观察点。在测试中如果输出观察点测到该故障效应，则说出观察点。在测试中如果输出观察点测到该故
32、障效应，则说 明该节点确实存在假设的故障。否则，说明该节点不存在假明该节点确实存在假设的故障。否则，说明该节点不存在假 设的故障。设的故障。 12.6.2 12.6.2 测试基础测试基础 2020/5/20 45 故障模型故障模型 造成电路失效的原因：造成电路失效的原因： 微观的缺陷：半导体材料中存在的缺陷。微观的缺陷：半导体材料中存在的缺陷。 工艺加工中引入的器件不可靠或错误：带电粒子的工艺加工中引入的器件不可靠或错误：带电粒子的 沾污、接触区接触不良、金属线不良连接或断开。沾污、接触区接触不良、金属线不良连接或断开。 设计不当所引入的工作不稳定。设计不当所引入的工作不稳定。 电路失效（节点
33、不正确的电平）抽象为故障模型电路失效（节点不正确的电平）抽象为故障模型 2020/5/20 46 对于每一个测试矢量，它包括了测试输入和应有的测对于每一个测试矢量，它包括了测试输入和应有的测 试输出。为了减少测试的工作量，测试生成通常是针试输出。为了减少测试的工作量，测试生成通常是针 对门级器件的外节点。虽然直接针对晶体管级生成测对门级器件的外节点。虽然直接针对晶体管级生成测 试具有更高的定位精度，但测试的难度与工作量将大试具有更高的定位精度，但测试的难度与工作量将大 大增加。大增加。 随着集成电路规模的增大和系统复杂性的提高，要求随着集成电路规模的增大和系统复杂性的提高，要求 要采用新的技术
34、和算法生成测试。要采用新的技术和算法生成测试。 测试生成测试生成 12.6.3 12.6.3 可测试性设计可测试性设计 问题的问题的提出提出 从从测试技术的角度而言要解决测试的测试技术的角度而言要解决测试的可控制性可控制性和和可观测性可观测性， 希望内部的节点是可见的，这样才能通过测试判定电路失希望内部的节点是可见的，这样才能通过测试判定电路失 效的症结所在。但是，电路制作完成后，各个内部节点将效的症结所在。但是，电路制作完成后，各个内部节点将 不可直接探测，只能对系统输入一定的测试矢量，在输出不可直接探测，只能对系统输入一定的测试矢量，在输出 端观察到所测节点的状态。端观察到所测节点的状态。
35、 测试的测试的难点难点 可测试性可测试性与电路的复杂性成正比，对于一个包含了数万个与电路的复杂性成正比，对于一个包含了数万个 内部节点的内部节点的VLSIVLSI系统，很难直接从电路的输入系统，很难直接从电路的输入/ /输出端来输出端来 控制和观察这些内部节点的电学行为。控制和观察这些内部节点的电学行为。 为为解决可测试性问题，从设计之初就要予以解决可测试性问题，从设计之初就要予以考虑考虑 可测试性设计的基本方法可测试性设计的基本方法 转变转变测试思想将输入信号的枚举与排列的测试方法转变为测试思想将输入信号的枚举与排列的测试方法转变为 对电路内部各个节点的测试，即直接对电路硬件组成单元对电路内
36、部各个节点的测试，即直接对电路硬件组成单元 进行测试进行测试。 分块分块测试，降低测试的复杂性。测试，降低测试的复杂性。 采用采用附加电路使测试生成容易，改进电路的可控制性和附加电路使测试生成容易，改进电路的可控制性和 可观察性，覆盖全部的硬件节点。可观察性，覆盖全部的硬件节点。 加加自测电路，使测试具有智能化和自动化自测电路，使测试具有智能化和自动化。 可测试性的改善设计可测试性的改善设计 增加电路的测试点，断开长的逻辑链，使测试生成过增加电路的测试点，断开长的逻辑链，使测试生成过 程简化。程简化。 提高时序逻辑单元初始状态预置能力，这可简化测试提高时序逻辑单元初始状态预置能力，这可简化测试
37、 过程，不需要寻求同步序列和引导序列。过程，不需要寻求同步序列和引导序列。 对不可测节点增加观测点，使其成为可测节点。对不可测节点增加观测点，使其成为可测节点。 插入禁止逻辑单元，断开反馈链，将时序逻辑单元变插入禁止逻辑单元，断开反馈链，将时序逻辑单元变 为组合逻辑电路进行测试。为组合逻辑电路进行测试。 增加附加测试电路，改善复杂逻辑的可测试性。增加附加测试电路，改善复杂逻辑的可测试性。 内置式自测内置式自测BISTBIST 将一个激励电路和一个响应电路加在被测电路将一个激励电路和一个响应电路加在被测电路( (CUT)CUT)中。中。 激励电路会产生大量激励信号，并将其应用于激励电路会产生大量
38、激励信号，并将其应用于CUTCUT中，响中，响 应电路就用来对应电路就用来对CUTCUT的响应进行评测。的响应进行评测。 BISTBIST的性能不受负载板或测试头电气特性的限制。的性能不受负载板或测试头电气特性的限制。 目的：目的：由于表面贴装技术以及高密度封装由于表面贴装技术以及高密度封装( (BGA)BGA)的使用，的使用， 使得使得PCBPCB的密度越来越高，以往的针床测试法变得越来越的密度越来越高，以往的针床测试法变得越来越 不易使用。为了简化测试过程、统一测试方式，不易使用。为了简化测试过程、统一测试方式，IEEEIEEE制制 订了边界扫描标准。订了边界扫描标准。 概念：概念：利用四线接口扫描所有的管脚。利用四线接口扫描所有的管脚。 边界扫描技术边界扫描技术JTAGJTAG JTAGJTAG 在电路的每个在电路的每个I/OI/O上安排一个扫描电路单元并将其连成上安排一个扫描电路单元并将其连成 移位寄存器，形成扫描电路。移位寄存器，形成扫描电路。
