集成电路设计的现状与未来.ppt

上传人(卖家):淡淡的紫竹语嫣 文档编号:540758 上传时间:2020-05-21 格式:PPT 页数:56 大小:1.34MB
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1、1 集成电路设计的现状与未来 2 集成电路发展的特点 1)摩尔定律: IC集成度每18个月增加一倍 特征线宽每3年缩小30 2)集成电路一直是工业领先与理论 工艺制造领先与设计的领域 3) 电子产品中 集成电路所占成本从 510增加到 3035 3 国际半导体技术发展蓝图 4 集成电路工艺发展趋势1 5 集成电路工艺发展趋势-2 1)英特尔公司已经在用65纳米工艺生产SRAM芯片,芯片含 1000万个晶体管。 2)英特尔公司65纳米工艺,采用能够阻止电流泄露到其它 电路的晶体管以及其它技术,能够提高芯片的性能或降 低能耗。 3)在65纳米工艺芯片中栅极的长度更短了,从而提高晶体 管的性能。通过

2、保持厚度不变,电容将能够降低20%。 4)65纳米工艺芯片中还包含能够切断其它晶体管电源的睡 眠晶体管。 6 集成电路的产业变革和技术变革 7 高性能集成电路的例子 1.5GHz 的第三代 Itanium2 处理器 1)Intel 和HP 联合设计 2) 130nm工艺, 374平方毫米, 4.1亿个晶体管 3) 6MB,24路组相联模式的3级cache 4) 二重阈值电压,6层铜互联 5) 1.3V电压下以1.5GHz的速度运行最大功耗为 130W 8 第三代 Itanium2 处理器芯片照片 9 集成电路设计流程 1)芯片功能、性能定义 2)系统设计、算法设计 3)行为级描述,行为级优化

3、4)逻辑综合,逻辑优化,门级仿真,测试生成 5)布局布线,参数提取,后仿真,制版数据生成 6) 芯片测试,封装。 10 芯片功能定义 用户提出芯片功能、性能要求,如: 1)CPU芯片:位数、总线宽度、每秒执行指令数 、数据传输速率、I/O驱动能力、功耗、工作 温度 2)视频解码芯片:编解码方式,高清晰度标准 清晰度、输入输出信号、控制性号。 3)智能卡:存储器容量,签名认证方案,芯片面 积,芯片厚度,引脚数,工作电压,接触式 非接触式,管脚静电保护,信息保持时间。 11 系统设计、算法设计 12 行为级描述 13 门级描述 14 晶体管级描述 15 芯片版图单元 16 芯片版图单元 17 芯片

4、版图总图1 18 芯片版图总图2 19 半导体工艺发展与IC设计效率的比较 20 提高IC设计效率的途径 21 IC设计费用模型 22 IC设计费用 1)不采用IP复用开发芯片,其费用将从每片$120M增长为 $8B,或每片$3M增长为$200M。 2)为保证电子工业的发展,到2007年每个芯片的97%均由 IP复用模块构成,只有达到这一级别的复用水平,芯 片的设计费用才能降低到可接受水平。 3)为达到这一水平的设计复用设计芯片和设计IP的方法必 须有很大的改变。 23 SOC-摆脱IC设计困境的途径 1)功能越来越复杂,一个团队不可能从每一个晶体管设计 开始,必须用第三方的IP核; 2)多个

5、芯片在I/O上会增加功耗,SOC方法可降低功耗; 3)产品的上市时间的压力,要求快速开发; 4)和产品的生命周期越来越短,制版费用越来越贵,芯片 必须可以重构,以延长其生命周期; 5)深亚微米设计的问题,时序收敛更加困难; 7)芯片复杂度增加,使得验证更加困难; 6)以前的成功设计是宝贵的资源,必须重用。 24 SOC是什么? SOC(System on a Chip),系统芯片,片上系统 ,单芯片系统。 25 系统芯片SOC结构示意图 26 SOC设计方法包括三个方面1 27 SOC设计方法包括三个方面2 28 SOC设计方法包括三个方面3 29 IP核是什么? IP(Intellectua

6、l Property):知识产权 1)有独立功能的、经过验证的集成电路设计; 2)为了易于重用而按嵌入式要求专门设计的; 3)面积、速度、功耗、工艺容差上都是优化的; 4)符合IP标准。 30 三种IP特点的比较 31 使IP可复用的要点 32 基于IP复用的SOC设计 33 SOC设计面临两个基本的复杂性 1)硅复杂性: 工艺按比例缩小、新器件和新材料带 来的影响。 2)系统复杂性: 芯片功能增加、成本上升、产品生命 周期变短。 34 硅复杂性1 1 器件寄生效应和电源阈值电压非理想按比 例缩小(漏电、电源管理、电路器件创新 、电流输送); 2 高频器件耦合和互连(噪声干扰、信号完 整性分析

7、和控制、衬底耦合、延时); 3 制造设备的限制(统计性工艺模型、库特征 分析); 4 全局互连性能和器件性能的比例变化的关系 (片上通信、同步); 35 硅复杂性2 5 可靠性降低(栅绝缘体的隧道效应和击穿、 焦耳热效应和电迁移、带电粒子引起的单事 件扰动、故障容错能力); 6 制造交付的复杂性(母版的改进和掩膜写入 检查流程、一次性工程费用); 7 工艺的离散性(库特征分析、模拟和数字电 路的性能、容错设计、版图重用、可靠的、 可预测的实现平台)。 36 系统复杂性1 1 重用(支持结构化设计、模拟和数模混合信 号、测试重用); 2 验证和测试(规范的制定、可测性设计、系 统级和软件的验证、

8、模拟和数模混合信号的 验证、自测试、噪声和延迟故障的智能化测 试、测试设备的时序限制); 3 成本驱动的设计优化(制造成本建模和分析 、质量标准、芯片封装系统协同优化) 4 针对多系统目标的容错设计、可测性优化; 37 系统复杂性2 5 嵌入式软件设计(基于平台的可预测系统设 计方法学、针对网络系统环境的软件于硬件 协同设计、软件验证和分析); 6 可靠的实现平台(使用多种电路结构的可预 测芯片实现、更高层次的实现); 7 设计流程管理(设计队伍的规模、不同地域 的分布、数据管理、对协同设计的支持、供 应链的管理、量度、连续流程的不断提高) 38 硅复杂性和系统复杂性带来了5个严重挑战 1 生

9、产率 2 功耗 3 制造集成 4 干扰 5 容错 39 生产率 1 支持更高层次的系统设计交付的、可靠的和 可预测的IP; 2 嵌入式软件设计; 3 大型的、人员分布广泛的设计组织、使用不 同的设计工具; 4 模拟和数模混合信号系统的综合、验证、测 试; 5 集成电路产品价值的量度。 40 功耗 1 按照集成度预测,不采取措施的话,高性能的MPU的 功耗将超过单芯片封装的极限的25倍; 2 功率密度增加,使可靠性和性能受热影响会变差; 3 电源电压的减小,会使开关电流和噪声恶化,对片 上的互连资源(压焊数目、面积)、老化方法带来 压力; 4 高性能、底运行功耗、底待机功耗,需要片上多阈 值电压

10、、多氧化层厚度、多电源电压; 5 结构、操作系统和应用软件层也需要进行功耗方面 的优化。 41 制造集成 1 面对测试设备的成本和速度的限制,需要研究和采 用新的故障模型(例如:串扰、路径延迟)、自动 测试生成(ATPG)、内建测试(BIST)技术。 2 为了减少系统实现成本、增强性能验证、缩短设计 周期,需要研究管芯封装板级协同优化和分析 ,对封装内系统设计技术; 3 针对工艺离散性进行修正的技术(例如:考虑离散 性的器件设计、互连设计、电路设计、规整性的设 计、时序结构优化、静态性能检查),以放松对光 刻工艺中关键尺寸的要求; 4 使用更智能化的制版和检测流程接口,以降低一次 性制造费用。

11、 42 干扰 1 全局互连按比例缩小使得噪声和干扰严重的影响了 片内的通信和同步,在100纳米以上的芯片设计中的 信号完整性设计方法已经到了极限。 2 混合信号和射频元件的按比例缩小和SOC集成需要更 灵活和有效的设计方法。要解决:噪声容限(尤其 在低功耗器件和动态电路中)、大量互连的电感和 电容耦合、电源电压的IR压降、和接地反弹、温度 对器件截止电流和互连电阻的影响、衬底耦合。 3 各个设计层次上改进特征分析、建模、噪声和干扰 的分析和估计、优化设计。 43 容错 1 100纳米以下,软错误(例如由某些带电粒 子引起)会严重影响存储器和逻辑电路的可 靠性; 2 供电电压减小,使以往的加速寿

12、命的老化试 验方法不合适了; 3 原子尺寸效应需要有新的“软”缺陷标准; 4 冗余逻辑的自动引入、针对容错的片重配置 、自适应、自纠错或自修复,以降低对器件 和互连百分之百正确性的要求,可以显著降 低制造、验证和测试成本。 44 设计流程 1 逻辑优化和布局、全局布线和时序分析同时进行,进一步同 时考虑噪声、功耗、可测试性; 2 可制造性、性能和信号完整性结合起来优化,智能化地准备 制版数据; 3 增加新的远远高于RTL级的抽象层次,加快芯片面市时间、减 小设计成本; 4 提高自动化设计的层次,系统级的验证:事务处理层的建模 、形式化验证、系统级综合; 5 软件硬件协同设计,仿真、综合; 6

13、基于平台的设计:从库中选择一定的定制参数和供选择的IP 、基本的通信结构。 45 软件硬件协同设计近期的问题1 1 增加新的远远高于RTL级的抽象层次和技术 规范; 2 动态性和易修改性; 3 系统级的重用; 4 设计空间探索和系统级估算; 5 系统级综合和软件编译; 6 接口自动综合; 46 软件硬件协同设计近期的问题2 7 动态功耗控制; 8 模拟数字、固定可编程、芯片封装 板级的协同设计; 9 模拟电路的行为级建模和综合; 10 可编程平台上的软件条件的协同设计; 11 软件硬件协同设计的验证和测试结构。 47 软件硬件协同设计远期的问题(小于50纳米) 1 以通信为中心的设计(全局异步

14、,局部同步 )或者(全局同步,局部异步); 2 鲁棒性设计,运行时进行容错处理和通信( 在不完善的实现结构集合中正常工作); 3 设计很多个芯核的SOC芯片; 4 不同性质技术的集成,例如电化学芯片、生 物电子器件。 48 设计验证的远期的问题 (小于50纳米) 1 可验证设计,时序电路的可测性问题,把对 验证深入理解转化为设计出易于测试的芯片 2 更高的设计抽象水平,能够检查出高层次模 型与低层次模型之间的等效性的方法; 3 制定规范的语言,研究强大的设计语言,减 小因人为的因素带来的不确定性; 4 扩展形式验证的范围,对数字系统的离散行 为,扩展到模拟的和随机校应的行为。 49 设计测试远

15、期的问题-异质SOC的集成化自测试 1 片上几个GHz的RF前端测试; 2 利用SOC片上可编程资源进行自测试 3 数字到模拟电路的干扰导致的模拟信 号完整性测试; 4 针对SOC的异质成分,包括MEMS和光 电子部件的测试方法学。 50 设计测试远期的问题-诊断和可靠性筛选 1 针对模拟混合信号部分的诊断和故 障 分 析 , 自 动 诊 断 技 术 , 并 与 DFT/BIST兼容; 2 设计高效的老化测试以筛选可能存在 的缺陷,如自修复来缓解老化中的热 失控; 3 测试设备对质量和成品率的限制,缓 解测试设备误差,对产品测试过严造 成的损失。 51 设计测试远期的问题-故障容限和在线测试

16、1 针对逻辑软错误的DFT和容错设计 2 使用片上的可重配置进行逻辑自 修复; 3 系统级在线测试,基于应用的复 杂系统平台的质量和可靠性测试。 52 SOC的未来 SOC的致命的弱点: 1) 成本与复杂性; 2)由原子组成的材料及其相关技术即将达到 原子的极限。 未来的方向: 1) 封装内的系统; 2) 可编程的SOC。 53 未来的方向1: 封装内的系统(SIP) 1 基于不同工艺的技术,如砷化镓、锗 硅、或硅管芯,无论是逻辑电路、存 储器、RF、模拟还是数字电路,都可 以装配在同一封装中,并满足热学、 电学和机械性能; 2 不同尺寸的工艺,如180纳米65纳米 的管芯可以在一个封装内并存

17、; 3 其他技术,如MEMS、光电、视频器件 都可以集成在同一个SIP内。 54 未来的方向1: 封装内的系统(SIP) 4 不同的互连技术,如引线键合、倒装 焊、都可以用于同一个封装内; 5 其他无源器件如天线、不平衡变压器 、滤波器、散热器、谐振器、连接器 和屏蔽器等都可以制作在同一个封装 内; 6 OEM产品的修改和升级可以通过换用新 的管芯来实现。 55 未来的方向2:可编程的SOC 1 在传统的SOC中集成一片可编程的逻辑 ,成为可配置的架构; 2 已经有一块芯片上集成了一个CPU和一 个可重配置的“虚拟移动引擎”,用 于通信设备; 3 已经有采用SOC中集成一片可编程逻辑 ,自适应转换音频编码的芯片。 56 谢 谢!

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