1、FPGA面试题相关搜索: FPGA, 面试1：什么是同步逻辑和异步逻辑？（汉王）同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。 答案应该与上面问题一致补充：同步时序逻辑电路的特点：各触发器的时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变。改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部输入 x 有无变化，状态表中的每个状态都是稳定的。 异步时序逻辑电路的特点：电路中除可以使用带时钟的触发器外，还可以使用不带时钟的触发器和延迟元件作为存储元件，电路中没有统一的时钟，电路状态的改变由外部输入的变化直接引起。2：同步电路和异步
2、电路的区别： 同步电路：存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源，因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。异步电路：电路没有统一的时钟，有些触发器的时钟输入端与时钟脉冲源相连，这有这些触发器的状态变化与时钟脉冲同步，而其他的触发器的状态变化不与时钟脉冲同步。3：时序设计的实质： 电路设计的难点在时序设计，时序设计的实质就是满足每一个触发器的建立/保持时间的而要求。4：建立时间与保持时间的概念？ 建立时间：触发器在时钟上升沿到来之前，其数据输入端的数据必须保持不变的时间。 保持时间：触发器在时钟上升沿到来之后，其数据输入端的数据必须保持不变的时间。不考虑时钟的skew，
3、D2的建立时间不能大于（时钟周期T - D1数据最迟到达时间T1max+T2max）；保持时间不能大于（D1数据最快到达时间T1min+T2min）；否则D2的数据将进入亚稳态并向后级电路传播5：为什么触发器要满足建立时间和保持时间？因 为触发器内部数据的形成是需要一定的时间的，如果不满足建立和保持时间，触发器将进入亚稳态，进入亚稳态后触发器的输出将不稳定，在0和1之间变化，这时 需要经过一个恢复时间，其输出才能稳定，但稳定后的值并不一定是你的输入值。这就是为什么要用两级触发器来同步异步输入信号。这样做可以防止由于异步输入 信号对于本级时钟可能不满足建立保持时间而使本级触发器产生的亚稳态传播到
4、后面逻辑中，导致亚稳态的传播。（比较容易理解的方式）换个方式理解：需要建立时间是因为触发器的D段像一个锁存器在接受数据，为了稳定的设置前级门的状态需要一段稳定时间；需要保持时间是因为在时钟沿到来之后，触发器要通过反馈来所存状态，从后级门传到前级门需要时间。6：什么是亚稳态？为什么两级触发器可以防止亚稳态传播？ 这也是一个异步电路同步化的问题，具体的可以参考EDACN技术月刊20050401。亚 稳态是指触发器无法在某个规定的时间段内到达一个可以确认的状态。使用两级触发器来使异步电路同步化的电路其实叫做“一步同位器”，他只能用来对一位异步 信号进行同步。两级触发器可防止亚稳态传播的原理：假设第一
5、级触发器的输入不满足其建立保持时间，它在第一个脉冲沿到来后输出的数据就为亚稳态，那么在下 一个脉冲沿到来之前，其输出的亚稳态数据在一段恢复时间后必须稳定下来，而且稳定的数据必须满足第二级触发器的建立时间，如果都满足了，在下一个脉冲沿到 来时，第二级触发器将不会出现亚稳态，因为其输入端的数据满足其建立保持时间。同步器有效的条件：第一级触发器进入亚稳态后的恢复时间 + 第二级触发器的建立时间 carryout = 0; next_state carryout = 1; next_state carryout = 1; next_state carryout = 0; next_state carr
6、yout = 1; next_state carryout = 0; next_state carryout = 0; next_state carryout = 1; next_state carryout = X; next_state = X; end case;end process;25：设计一个自动饮料售卖机，饮料10分钱，硬币有5分和10分两种，并考虑找零，1.画出fsm（有限状态机）2.用verilog编程，语法要符合fpga设计的要求3.设计工程中可使用的工具及设计大致过程？library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.S
7、TD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity drink_auto_sale is port(clk: in std_logic; reset:in std_logic; sw101:in std_logic; sw102:in std_logic; buy : out std_logic; back: out std_logic);end drink_auto_sale;architecture Behavioral of drink_auto_sale istype state_type is(st0,st1);sign
8、al cs ,ns : state_type;beginprocess(clk,reset)begin if(reset = 1) then cs = st0; elsif(clkevent and clk = 1) then cs if( sw101 = 1) then ns = st1; buy= 0; back= 0; elsif(sw102 = 1) then ns = st0; buy= 1; back = 0; else ns = st0 ; buy = 0; back if(sw101 = 1) then ns = st0; buy = 1; back = 0; elsif(sw
9、102 = 1) then ns = st0; buy = 1; back ns = st0; buy= 0; back =0.7VDD,Vil=0.9VDD,Vol=2.0v,Vil=2.4v,Vol=0.4v.用cmos可直接驱动ttl;加上拉电阻后,ttl可驱动cmos.1、当TTL电路驱动COMS电路时，如果TTL电路输出的高电平低于COMS电路的最低高电平（一般为3.5V），这时就需要在TTL的输出端接上拉电阻，以提高输出高电平的值。2、OC门电路必须加上拉电阻，以提高输出的搞电平值。3、为加大输出引脚的驱动能力，有的单片机管脚上也常使用上拉电阻。4、在COMS芯片上，为了防止静电造
10、成损坏，不用的管脚不能悬空，一般接上拉电阻产生降低输入阻抗，提供泄荷通路。5、芯片的管脚加上拉电阻来提高输出电平，从而提高芯片输入信号的噪声容限增强抗干扰能力。6、提高总线的抗电磁干扰能力。管脚悬空就比较容易接受外界的电磁干扰。7、长线传输中电阻不匹配容易引起反射波干扰，加上下拉电阻是电阻匹配，有效的抑制反射波干扰。上拉电阻阻值的选择原则包括:1、从节约功耗及芯片的灌电流能力考虑应当足够大；电阻大，电流小。2、从确保足够的驱动电流考虑应当足够小；电阻小，电流大。3、对于高速电路，过大的上拉电阻可能边沿变平缓。综合考虑以上三点,通常在1k到10k之间选取。对下拉电阻也有类似道理。OC门电路必须加
11、上拉电阻，以提高输出的搞电平值。OC门电路要输出“1”时才需要加上拉电阻不加根本就没有高电平在有时我们用OC门作驱动（例如控制一个 LED）灌电流工作时就可以不加上拉电阻OC门可以实现“线与”运算OC门就是 集电极 开路 输出总之加上拉电阻能够提高驱动能力。29：IC设计中同步复位与异步复位的区别？同步复位在时钟沿采复位信号，完成复位动作。异步复位不管时钟，只要复位信号满足条件，就完成复位动作。异步复位对复位信号要求比较高，不能有毛刺，如果其与时钟关系不确定，也可能出现亚稳态。30：MOORE 与 MEELEY状态机的特征？ Moore 状态机的输出仅与当前状态值有关, 且只在时钟边沿到来时才
12、会有状态变化。 Mealy 状态机的输出不仅与当前状态值有关, 而且与当前输入值有关。31：多时域设计中,如何处理信号跨时域？ 不同的时钟域之间信号通信时需要进行同步处理，这样可以防止新时钟域中第一级触发器的亚稳态信号对下级逻辑造成影响。信号跨时钟域同步：当单个信号跨时钟 域时，可以采用两级触发器来同步；数据或地址总线跨时钟域时可以采用异步fifo来实现时钟同步；第三种方法就是采用握手信号。32：说说静态、动态时序模拟的优缺点？静态时序分析是采用穷尽分析方法来提取出整个电路存在的所有时序路径，计算信号在这些路径上的传播延时，检查信号的 建立和保持时间是否满足时序要求，通过对最大路径延时和最小路
13、径延时的分析，找出违背时序约束的错误。它不需要输入向量就能穷尽所有的路径，且运行速度很 快、占用内存较少，不仅可以对芯片设计进行全面的时序功能检查，而且还可利用时序分析的结果来优化设计，因此静态时序分析已经越来越多地被用到数字集成电 路设计的验证中。动态时序模拟就是通常的仿真，因为不可能产生完备的测试向量，覆盖门级网表中的每一条路径。因此在动态时序分析中，无法暴露一些路径上可能存在的时序问题；33：一个四级的Mux,其中第二级信号为关键信号 如何改善timing.？ 关键：将第二级信号放到最后输出一级输出，同时注意修改片选信号，保证其优先级未被修改。（为什么？）34：给出一个门级的图,又给了各
14、个门的传输延时,问关键路径是什么,还问给出输入, 使得输出依赖于关键路径？35：为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大? 和载流子有关，P管是空穴导电，N管是电子导电，电子的迁移率大于空穴，同样的电场下，N管的电流大于P管，因此要增大P管的宽长比，使之对称，这样才能使得两者上升时间下降时间相等、高低电平的噪声容限一样、充电放电的时间相等。36：用mos管搭出一个二输入与非门？ 49页37：画出NOT,NAND,NOR的符号,真值表,还有transistor level的电路？省略38：画出CMOS的图,画出tow-to-one mux gate.(威盛VIA 2003.11.0
15、6 上海笔试试题) ？39：用一个二选一mux和一个inv实现异或？其中:B连接的是地址输入端A和A非连接的是数据选择端,F对应的的是输出端,使能端固定接地置零(没有画出来).40：画出CMOS电路的晶体管级电路图,实现Y=A*B+C(D+E).(仕兰微电子)？41：用与非门等设计全加法器？（华为） 数字电子技术基础57页。 ； .42：A,B,C,D,E进行投票,多数服从少数,输出是F(也就是如果A,B,C,D,E中1的个数比0 多,那么F输出为1,否则F为0),用与非门实现,输入数目没有限制？ F= ABC + ABD + ABE +ACD + ACE+ ADE + BCD + BCE +
16、 CDE + BDE43：画出一种CMOS的D锁存器的电路图和版图？44：LATCH和DFF的概念和区别？45：latch与register的区别,为什么现在多用register.行为级描述中latch如何产生的？ latch是电平触发，register是边沿触发，register在同一时钟边沿触发下动作，符合同步电路的设计思想，而latch则属于异步电路设计，往往会导致时序分析困难，不适当的应用latch则会大量浪费芯片资源。46：用D触发器做个二分频的电路？画出逻辑电路？library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_
17、ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity two_de_fre is port(clk: in std_logic; reset:in std_logic; clk_out: out std_logic) ;end two_de_fre;architecture Behavioral of two_de_fre issignal sig_clk: std_logic;beginprocess(clk)begin if(reset = 1) then sig_clk = 0; elsif(clkevent and clk = 1) then
18、 sig_clk = not sig_clk; end if;end process;clk_out = sig_clk; end Behavioral;显示工程设计中一般不采用这样的方式来设计，二分频一般通过DCM来实现。通过DCM得到的分频信号没有相位差。47：什么是状态图？ 状态图是以几何图形的方式来描述时序逻辑电路的状态转移规律以及输出与输入的关系。48：用你熟悉的设计方式设计一个可预置初值的7进制循环计数器,15进制的呢？library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD
19、_LOGIC_UNSIGNED.ALL;entity seven_counter is port(reset:in std_logic; clk: in std_logic; counter_out std_logic_vector(2 downto 0);end seven_counter;architecture Behavioral of seven_counter issignal sig_counter : std_logic_vector(2 downto 0);beginprocess(reset,clk)begin if(reset = 1) then sig_count = 101 ; -初值为5 elsif(clkevent and clk = 1) then sig_count = sig_count + 1; end if;end process;counter_out = sig_counter; end Behavioral;15进制计数器设计只需将counter_out和sig_counter改为4位就行;49：你所知道的
