1、逻辑电平设计逻辑电平设计目目 录录 一、逻辑电平简介一、逻辑电平简介 逻辑电平都有哪些？二、逻辑电平匹配方法二、逻辑电平匹配方法 为什么要进行逻辑电平匹配及如何匹配？1.单端输入输出的匹配方法 2.差分输入输出的匹配方法一、逻辑电平简介一、逻辑电平简介 1.常用的逻辑电平常用的逻辑电平：TTL、CMOS、LVTTL、LVCOMS、CML、ECL、PECL、LVPECL、LVDS、GTL、RS232、RS422等。TTL和CMOS的逻辑电平按典型电压可分为四类：5V系列、3.3V系列，2.5V系列和1.8V系列。5V TTL和5V CMOS逻辑电平是通用的逻辑电平。3.3V及以下的逻辑电平被称为
2、低电压逻辑电平，常用的为LVTTL电平。低电压的逻辑电平还有2.5V和1.8V两种。ECL/PECL/LVPECL、CML和LVDS是差分输入输出。RS-422/485和RS-232是串口的接口标准，RS-422/485是差分输入输出，RS-232是单端输入输出。一、逻辑电平简介一、逻辑电平简介1：输入高电平（Vih）：保证逻辑门的输入为高电平时所允许的最小输入高电平，当输入电平高于Vih时，则认为输入电平为高电平。2：输入低电平（Vil）：保证逻辑门的输入为低电平时所允许的最大输入低电平，当输入电平低于Vil时，则认为输入电平为低电平。3：输出高电平（Voh）：保证逻辑门的输出为高电平时的输
3、出电平的最小值，逻辑门的输出为高电平时的电平值都必须大于此Voh。4：输出低电平（Vol）：保证逻辑门的输出为低电平时的输出电平的最大值，逻辑门的输出为低电平时的电平值都必须小于此Vol。5：阀值电平(Vt)：数字电路芯片都存在一个阈值电平，就是电路刚刚勉强能翻转动作时的电平。它是一个界于Vil、Vih之间的电压值，对于CMOS电路的阈值电平，基本上是二分之一的电源电压值，但要保证稳定的输出，则必须要求输入高电平 Vih，输入低电平 Vih Vt Vil Vol。一、逻辑电平简介一、逻辑电平简介6：Ioh：逻辑门输出为高电平时的负载电流（为拉电流）。7：Iol：逻辑门输出为低电平时的负载电流（
4、为灌电流）。8：Iih：逻辑门输入为高电平时的电流（为灌电流）。9：Iil：逻辑门输入为低电平时的电流（为拉电流）。门电路输出极在集成单元内不接负载电阻而直接引出作为输出端，这种形式的门称为开路门。开路的TTL、CMOS、ECL门分别称为集电极开路（OC）、漏极开路（OD）、发射极开路（OE），使用时应审查是否接上拉电阻（OC、OD门）或下拉电阻（OE门），以及电阻阻值是否合适。对于集电极开路（OC）门，其上拉电阻阻值RL应满足下面条件：（1）：RL （VCCVol）/（Iolm*Iil）灌电流尽可能小 其中n：线与的开路门数；m：被驱动的输入端数。一、逻辑电平简介一、逻辑电平简介二、逻辑电平
5、匹配方法二、逻辑电平匹配方法1.为什么要进行逻辑电平匹配为什么要进行逻辑电平匹配?TTL、CMOS、ECL等输入、输出电平标准不一致，同时采用上述等输入、输出电平标准不一致，同时采用上述多种器件互连时，为了使前级输出的逻辑多种器件互连时，为了使前级输出的逻辑0和和1能被后级安全、可靠能被后级安全、可靠地识别，应考虑电平之间的转换问题。地识别，应考虑电平之间的转换问题。另一方面各种器件所需的输入电流、输出驱动电流不同，为了驱动另一方面各种器件所需的输入电流、输出驱动电流不同，为了驱动大电流器件、远距离传输、同时驱动多个器件，都需要审查电流驱大电流器件、远距离传输、同时驱动多个器件，都需要审查电流
6、驱动能力：输出电流应大于负载所需输入电流。动能力：输出电流应大于负载所需输入电流。一、逻辑电平简介一、逻辑电平简介2.进行逻辑电平匹配所要遵循的原则进行逻辑电平匹配所要遵循的原则 1.电平关系，驱动器件的输出电压必须处在负载器件所要求的输入电压范围，包括高、低电压值。电平关系，驱动器件的输出电压必须处在负载器件所要求的输入电压范围，包括高、低电压值。2.驱动能力，驱动器件必须能对负载器件提供灌电流最大值。驱动器件必须对负载器件提供足够驱动能力，驱动器件必须能对负载器件提供灌电流最大值。驱动器件必须对负载器件提供足够大的拉电流。大的拉电流。3.时延特性，在高速信号进行逻辑电平转换时，会带来较大的
7、延时，设计时一定要充分考虑其容时延特性，在高速信号进行逻辑电平转换时，会带来较大的延时，设计时一定要充分考虑其容限。限。4.选用电平转换逻辑芯片时应慎重考虑，反复对比。通常逻辑电平转换芯片为通用转换芯片，可选用电平转换逻辑芯片时应慎重考虑，反复对比。通常逻辑电平转换芯片为通用转换芯片，可靠性高，设计方便，简化了电路，但对于具体的设计电路一定要考虑以上三种情况，合理选用靠性高，设计方便，简化了电路，但对于具体的设计电路一定要考虑以上三种情况，合理选用。5.应应保证合格的噪声容限（保证合格的噪声容限（VohminVihmin0.4V，VilmaxVolmax0.4V)，并且输出电压不，并且输出电压
8、不超过超过输入电压允许输入电压允许范围。范围。6.对上升对上升/下降时间的影响。应保证下降时间的影响。应保证Tplh和和Tphl满足电路时序关系的要求和满足电路时序关系的要求和EMC的要求。的要求。7.对电压过冲的影响。过冲不应超出器件允许电压绝对最大值，否则有可能导致器件损坏。对电压过冲的影响。过冲不应超出器件允许电压绝对最大值，否则有可能导致器件损坏。其中条件其中条件1，属于门电路电压兼容性的问题，条件，属于门电路电压兼容性的问题，条件2属于扇出数的问题。属于扇出数的问题。前级输出电压后级输入电压后级输入电压前级输出电压二、逻辑电平匹配方法二、逻辑电平匹配方法3.TTL、CMOS器件互连的
9、方法器件互连的方法二、逻辑电平匹配方法二、逻辑电平匹配方法 3.3V的逻辑电平标准如前面所述有三种（LVTTL、LVCOMS以及3.3V逻辑电平标准），但是实际的.3VTTL/CMOS逻辑器件的输入电平参数一般都使用LVTTL或3.3V逻辑电平标准（一般很少使用LVCMOS输入电平），输出电平参数在小电流负载时高低电平可分别接近电源电压和地电平（类似LVCMOS输出电平），在大电流负载时输出电平参数则接近LVTTL电平参数，所以输出电平参数也可归入3.3V逻辑电平。总之总之在下面讨论逻辑电平的互连时，对3.3V TTL/CMOS的逻辑电平，我们就指的的逻辑电平，我们就指的3.3V逻辑电平或逻辑
10、电平或LVTTL逻辑电平。逻辑电平。常用的TTL和CMOS逻辑电平分类有：5V TTL、5V CMOS、3.3V TTL/CMOS、3.3V/5VTol.、和OC/OD门。其中：3.3V/5V Tol.是指输入是3.3V逻辑电平，但可以忍受5V电压的信号输入。3.3V TTL/CMOS逻辑电平表示不能输入5V信号的逻辑电平，否则会出问题。注意某些5V的CMOS逻辑器件，它也可以工作于3.3V的电压，但它与真正的3.3V器件（是LVTTL逻辑电平）不同，比如其VIH是2.31V（0.73.3V，工作于3.3V）（其实是LVCMOS逻辑输入电平），而不是2.0V，因而与真正的3.3V器件互连时工作
11、不太可靠，使用时要特别注意，在设计时最好不要采用这类工作方式。值得注意的是有些器件有单独的输入或输出电压管脚，此管脚接3.3V的电压时，器件的输入或输出逻辑电平为3.3V的逻辑电平信号，而当它接5V电压时，输入或输出的逻辑电平为5V的逻辑电平信号，此时应该按该管脚上接的电压的值来确定输入和输出的逻辑电平属于哪种分类。由此得到以下逻辑电平匹配表格：二、逻辑电平匹配方法二、逻辑电平匹配方法二、逻辑电平匹配方法二、逻辑电平匹配方法 一般对于高逻辑电平驱动低逻辑电平的情况如简单处理可以通过串接101K欧的电阻来实现，具体阻值可以通过试验确定，如为可靠起见，可参考后面推荐的接法。从前一页表格可看出：OC
12、/OD输出加上拉电阻可以驱动所有逻辑电平 5VTTL和3.3V/5VTol.可以被所有逻辑电平驱动 所以如果可编程逻辑器件有富裕的管脚，优先使用其OC/OD输出加上拉电阻实现逻辑电平转换；其次才用以下专门的逻辑器件转换。对于其他的不能直接互连的逻辑电平，可用下列逻辑器件进行处理：TI的AHCT系列器件为5V TTL输入、5V CMOS输出。TI的LVC/LVT系列器件为TTL/CMOS逻辑电平输入、3.3V TTL（LVTTL）输出，也可以用双轨器件替代。注意：不是所有的LVC/LVT系列器件都能够运行5VTTL/CMOS输入，一般只有带后缀A的和LVCH/LVTH系列的可以，具体可以参考其器
13、件手册。二、逻辑电平匹配方法二、逻辑电平匹配方法5V TTL门作驱动源门作驱动源 驱动3.3V TTL/CMOS 通过LVC/LVT系列器件（为TTL/CMOS逻辑电 平输入，LVTTL逻辑电平输出）进行转换。驱动5V CMOS 上拉5V电阻，或使用AHCT系列器件（为5V TTL输入、5VCMOS输出）进行转换。3.3V TTL/CMOS门作驱动源门作驱动源 驱动5V CMOS 使用AHCT系列器件（为5V TTL输入、5V CMOS输出）进行转换（3.3V TTL电平（LVTTL）与5V TTL电平可以互连）。5V CMOS门作驱动源门作驱动源 驱动3.3V TTL/CMOS 通过LVC/
14、LVT器件（输入是TTL/CMOS逻辑电 平，输出是LVTTL逻辑电平）进行转换。二、逻辑电平匹配方法二、逻辑电平匹配方法2.5V CMOS逻辑电平的互连逻辑电平的互连 随着芯片技术的发展，未来使用2.5V电压的芯片和逻辑器件也会越来越多，这里简单谈一下2.5V逻辑电平与其他电平的互连，主要是谈一下2.5V逻辑电平与3.3V逻辑电平的互连。（注意：对于某些芯片，由于采用了优化设计，它的2.5V管脚的逻辑电平可以和3.3V的逻辑电平互连，此时就不需要再进行逻辑电平的转换了。）1)3.3V TTL/CMOS逻辑电平驱动逻辑电平驱动2.5V CMOS逻辑电平逻辑电平 2.5V的逻辑器件有LV、LVC
15、、AVC、ALVT、ALVC等系列，其中前面四种系列器件工作在2.5V时可以容忍3.3V的电平信号输入，而ALVC不行，所以可以使用LV、LVC、AVC、ALVT系列器件来进行3.3VTTL/CMOS逻辑电平到2.5V CMOS逻辑电平的转换。2)2.5V CMOS逻辑电平驱动逻辑电平驱动3.3V TTL/CMOS逻辑电平逻辑电平 2.5V CMOS逻辑电平的VOH为2.0V，而3.3VTTL/CMOS的逻辑电平的VIH也为2.0V，所以直接互连的话可能会出问题（除非3.3V的芯片本身的VIH参数明确降低了）。此时可以使用双轨器件SN74LVCC3245A来进行2.5V逻辑电平到3.3V逻辑电
16、平的转换。二、逻辑电平匹配方法二、逻辑电平匹配方法4.差分器件互连的方法差分器件互连的方法 CML、PECL 及及LVDS 间的互相连接间的互相连接1.接口介绍：CML 接口 a.输出结构 b.输入结构 PECL 接口 a.输出结构 b.输入结构 LVDS 接口 a.输出结构 b.输入结构2.接口内连接:CML CML PECL PECL LVDS LVDS 直流耦合情况 交流耦合情况3.接口间连接:LVPECLCML LVPECLLVDS CML LVDS 直流耦合情况 直流耦合情况 直流耦合情况 交流耦合情况 交流耦合情况 交流耦合情况 CML LVPEL LVDSL VPECL LVDS
17、CML 直流耦合情况 直流耦合情况 直流耦合情况 交流耦合情况 交流耦合情况 交流耦合情况 二、逻辑电平匹配方法二、逻辑电平匹配方法1.CML 接口接口CML 是所有高速数据接口形式中最简单的一种，它的输入与输出是匹配好的，从而减少了外围器件，也更适合于在高的频段工作。它所提供的信号摆幅较小，从而功耗更低。表格2以MAX3831、MAX3832 为例列出了CML 器件的输入输出技术参数 二、逻辑电平匹配方法二、逻辑电平匹配方法1.1.CML接口输出结构接口输出结构CML 接口的输出电路形式是一个差分对，该差分对的集电极电阻为50，如图3中所示，输出信号的高低电平切换是靠共发射极差分对的开关控制
18、的，差分对的发射极到地的恒流源典型值为16mA，假定CML 输出负载为一50上拉电阻，则单端CML 输出信号的摆幅为VccVcc-0.4V。在这种情况下，差分输出信号摆幅为800mV，共模电压为Vcc-0.2V。若CML输出采用交流耦合至50负载，这时的直流阻抗有集电极电阻决定，为50，CML 输出共模电压变为Vcc-0.4V，差分信号摆幅仍为800mV。在交流和直流耦合情况下输出波形见图4。二、逻辑电平匹配方法二、逻辑电平匹配方法1.2.CML接口输入结构接口输入结构CML 输入结构有几个重要特点，这也使它在高速数据传输中成为常用的方式，如图5 所示，MAXIM 公司的CML 输入阻抗为50
19、，容易使用。输入晶体管作为射随器，后面驱动一差分放大器。二、逻辑电平匹配方法二、逻辑电平匹配方法2.PECL接口接口PEL 是有ECL标准发展而来，在PECL电路中省去了负电源，较ECL 电路更方便使用。PECL信号的摆幅相对ECL 要小，这使得该逻辑更适合于高速数据的串性或并行连接。表格1中给出了MAXIM 公司PECL 接口输入输出的具体电气指标。二、逻辑电平匹配方法二、逻辑电平匹配方法2.1.PECL接口输出结构接口输出结构PECL 电路的输出结构如图1 所示，包含一个差分对和一对射随器。输出射随器工作在正电源范围内，其电流始终存在，这样有利于提高开关速度。标准的输出负载是接50至VCC
20、-2V的电平上，如图1 中所示，在这种负载条件下，OUT+与OUT-的静态电平典型值为VCC-1.3V，OUT+与OUT-输出电流为14mA。PECL 结构的输出阻抗很低，典型值为4 5，这表明它有很强的驱动能力，但当负载与PECL 的输出端之间有一段传输线时，低的阻抗造成的失配将导致信号时域波形的振铃现象。二、逻辑电平匹配方法二、逻辑电平匹配方法2.2.PECL接口输入结构接口输入结构PECL 输入结构如图2 所示，它是一个具有高输入阻抗的差分对。该差分对共模输入电压需偏置到VCC-1.3V，这样允许的输入信号电平动态最大。MAXIM 公司的PECL 接口有两种形式的输入结构，一种是在芯片上
21、已加有偏置电路，如MAX3867、MAX3675，另一种则需要外加直流偏置。二、逻辑电平匹配方法二、逻辑电平匹配方法3.LVDS接口接口 LVDS 用于低压差分信号点到点的传输，该方式有三大优点，从而使得它更具有 吸引力。A)LVDS 传输的信号摆幅小，从而功耗低，一般差分线上电流不超过4mA，负载阻 抗为100。这一特征使它适合做并行数据传输。B)LVDS 信号摆幅小，从而使得该结构可以在2.4V 的低电压下工作。C)LVDS 输入单端信号电压可以从0V 到2.4V 变化，单端信号摆幅为400mV，这样 允许输入共模电压从0.2V 到2.2V范围内变化，也就是说LVDS 允许收发两端地电 势
22、有1V的落差。二、逻辑电平匹配方法二、逻辑电平匹配方法表格3.LVDS输入与输出参数二、逻辑电平匹配方法二、逻辑电平匹配方法3.1.LVDS接口输出结构接口输出结构MAXIM 公司LVDS 输出结构在低功耗和速度方面做了优化，电路如图6 所示。电路差分输出阻抗为100，表三列出了其他一些指标。二、逻辑电平匹配方法二、逻辑电平匹配方法3.2.LVDS接口输入结构接口输入结构LVDS 输入结构如图7 所示，输入差分阻抗为100，为适应共模电压宽范围内的变化，输入级还包括一个自动电平调整电路，该电路将共模电压调整为一固定值，该电路后面是一个SCHMITT触发器。SCHMITT 触发器为防止不稳定，设
23、计有一定的回滞特性，SCHIMTT 后级是差分放大器。二、逻辑电平匹配方法二、逻辑电平匹配方法4.接口的连接接口的连接4.1.CML到CML的连接CML 到CML 之间连接分两种情况，当收发两端的器件使用相同的电源时，CML 到CML 可以采用直流耦合方式，这时不需加任何器件；当收发两端器件采用不同电源时，一般要考虑交流耦合，如图8 中所示，注意这时选用的耦合电容要足够大，以避免在较长连0 或连1 情况出现时，接收端差分电压变小。二、逻辑电平匹配方法二、逻辑电平匹配方法4.2.PECL到到PECL的连接的连接PECL 到PECL 的连接分直流耦合和交流耦合两种形式，下面分别介绍：4.2.1.直
24、流耦合情况直流耦合情况PECL 负载一般考虑是通过50接到Vcc-2V 的电源上（此时也正好满足输入端经50到Vcc-1.3V），一般该电源是不存在的，因此通常的做法是利用电阻分压网络做等效电路，如图9 中所示，该等效电路应满足如下方程：解方程组，得到：二、逻辑电平匹配方法二、逻辑电平匹配方法在3.3V 供电时，电阻按5%的精度选取，R1 为130，R2 为82。而在5V 供电时，R1为82，R2 为130(125)。这种等效电路同时提供50(上图两个电阻的并联值)的交流阻抗以匹配传输线。然而并没有规定，PECL 的输出阻抗要和传输线特征阻抗匹配。图10 给出了这两种供电情况时的详细电路。二、
25、逻辑电平匹配方法二、逻辑电平匹配方法4.2.2.交流耦合情况交流耦合情况PECL 在交流耦合输出到50的终端负载时，要考虑PECL 的输出端加一直流偏置电阻。如图11 所示PECL 的输出共模电压需固定在Vcc-1.3V，在选择直流偏置电阻时仅需该电阻能够提供14mA 到地的通路，这样R1=（Vcc-1.3V）/14mA。在3.3V 供电时，R1=142，5V 供电时，R1=270。然而这种方式给出的交流负载阻抗低于50，在实际应用中，3.3V 供电时，R1 可以从142到200之间选取，5V 供电时，R1 可以从270到350之间选取，原则是让输出波形达到最佳。二、逻辑电平匹配方法二、逻辑电
26、平匹配方法PECL 交流耦合另外有两种改进结构，一种是在信号通路上串接一个电阻，从而可以增大交流负载阻抗使之接近50；另一种方式是在直流偏置通道上串接电感，以减少该偏置通道影响交流阻抗。图11 中R3和R2 的选择应考虑如下几点：（1）PECL 输入直流偏压应固定在Vcc-1.3V；（2）输入阻抗应等于传输线阻抗；（3）低功耗；（4）外围器件少。最常用的就是图11 中的两种。在图11（a）中，R1 和R2 的选择应满足下面方程组：图11（a）有一个缺点就是它的功耗较大，当对功耗有要求时，可以采用图11（b）所示的结构，在这种情况下，R2 和R3 需满足如下方程组：求解得到：R2 和R3 通常选
27、：二、逻辑电平匹配方法二、逻辑电平匹配方法4.3.LVDS到到LVDS的连接的连接因为LVDS 的输入与输出都是内匹配的，所以LVDS 间的连接可以如图12 中那样直接连接。二、逻辑电平匹配方法二、逻辑电平匹配方法5.LVDS，PECL，CML 间的互连间的互连在下面的讨论中，PECL 按3.3V 供电考虑，即LVPECL 情况。5.1.LVPECL到到CML的连接的连接5.1.1.交流耦合情况交流耦合情况LVDS到CML的一种连接方式就是交流耦合方式，如图13 所示。在LVPECL的两个输出端各加一个到地的偏置电阻，电阻值选取范围可以从142到200。如果LVPECL 的输出信号摆幅大于CM
28、L 的接收范围，可以在信号通道上串一个25的电阻，这时CML 输入端的电压摆幅变为原来的0.67 倍。（LVPECL输出摆幅 600-1000mV,CML输入摆幅400-1000mV）二、逻辑电平匹配方法二、逻辑电平匹配方法5.1.2.直流耦合情况直流耦合情况在LVPECL 到CML 的直流耦合连接方式中需要一个电平转换网络，如图14中所示。该电平转换网络的作用是匹配LVPECL 的输出与CML的输入共模电压。一般要求该电平转换网络引入的损耗要小，以保证LVPECL 的输出经过衰减后仍能满足CML 输入灵敏度的要求；另外还要求自LVPECL端看到的负载阻抗近似为50。下面以LVPECL驱动MA
29、X3875 的CML 输入为例说明该电平转换网络。下面是该电阻网络必须满足的方程 1.3二、逻辑电平匹配方法二、逻辑电平匹配方法当Vcc=3.3V时，求解上面的方程组，得到R1=182 ，R2=82.5 ，R3=290，VA=1.35V，VB=3.11V，增益=0.147，ZIN=49 。把LVPECL输出与MAX3875输入连接好，实测得：VA=2.0V，VB=3.13V。(注：假定LVPECL的最小差分输出摆幅为1200mV，而MAX3875的输入灵敏度为50mV，这样电阻网络的最小增益必须大于50mV/400mV=0.125。)LVPECL到MAX3875的直流耦合结构如图15所示，对于
30、其它的CML输入，最小共模电压和灵敏度可能不同，可根据上面的考虑计算所需的电阻值。二、逻辑电平匹配方法二、逻辑电平匹配方法5.2.CML到到LVPECL的连接的连接图16 给出了CML 到LVPECL 三种交流耦合解决方案。二、逻辑电平匹配方法二、逻辑电平匹配方法5.3.LVPECL到到LVDS的连接的连接5.3.1 直流耦合情况直流耦合情况LVPECL到LVDS 的直流耦合结构需要一个电阻网络，如图17中所示，设计该网络时有这样几点必须考虑：首先，我们知道当负载是50接到Vcc-2V 时，LVPECL 的输出性能是最优的，因此我们考虑该电阻网络应该与最优负载等效；然后我们还要考虑该电阻网络引
31、入的衰减不应太大，LVPECL 输出信号经衰减后仍能落在LVDS 的有效输入范围内。注意LVDS 的输入差分阻抗为100，或者每个单端到虚拟地为50，该阻抗不提供直流通路，这里意味着LVDS输入交流阻抗与直流阻抗不等。LVPECL 到LVDS 的直流耦合所需的电阻网络需满足下面方程组：二、逻辑电平匹配方法二、逻辑电平匹配方法5.3.2 交流耦合情况交流耦合情况LVPECL 到LVDS 的交流耦合结构如图18 所示，LVPECL 的输出端到地需加直流偏置电阻（142到200），同时信号通道上一定要串接50电阻，以提供一定衰减。LVDS 的输入端到地需加5K电阻，以提供共模偏置。考虑VCC=+3.
32、3V情况，解上面的方程组得到：R1=182 ，R2=47.5 ，R3=47.5 ，VA=1.13V，RAC=51.5 ，RDC=62.4 ，增益=0.337。通过该终端网络连接LVPECL输出与LVDS输入时，实测得VA=2.1V，VB=1.06V。假定LVPECL差分最小输出电压为930mV，在LVDS的输入端可达到313mV，能够满足LVDS输入灵敏度要求。考虑信号较大时，如 果LVPECL的最大输出为1.9V，LVDS的最大输入电压则为640mV，同样可以满足LVDS输入指标要求。(LVPECL摆幅600-1000mV，LVDS250-400mV）二、逻辑电平匹配方法二、逻辑电平匹配方法
33、5.4.LVDS到到LVPECL的连接的连接5.4.1.直流耦合情况直流耦合情况LVDS到LVPECL 的直流耦合结构中需要加一个电阻网络，如图19 所示，该电阻网络完成直流电平的转换。LVDS输出电平为1.2V，LVPECL的输入电平为Vcc-1.3V。LVDS 的输出是以地为基准，而LVPECL 的输入是以电源为基准，这要求考虑电阻网络时应注意LVDS 的输出电位不应对供电电源敏感；另一个问题是需要在功耗和速度方面折中考虑，如果电阻值取的较小，可以允许电路在更高的速度下工作，但功耗较大，LVDS 的输出性能容易受电源的波动影响；还有一个问题就是要考虑电阻网络与传输线的匹配。电阻值可以通过下
34、面的方程导出。二、逻辑电平匹配方法二、逻辑电平匹配方法在Vcc 电压为3.3V 时，解上面的方程得：R1=374，R2=249，R3=402，VA=1.2V，VB=2.0V，RIN=49，Gain=0.62。LVDS 的最小差分输出信号摆幅为500mV，在上面结构中加到LVPECL 输入端的信号摆幅变为310mV，该幅度低于LVPECL 的输入标准，但对于绝大多数MAXIM 公司的LVPECL 电路来说，该信号幅度是足够的，原因是MAXIM 公司LVPECL 输入端有较高的增益。在实际应用中，读者可根据器件的实际性能作出自己的判断。(LVPECL摆幅600-1000mV，LVDS 250-40
35、0mV）二、逻辑电平匹配方法二、逻辑电平匹配方法5.4.2 交流耦合情况交流耦合情况LVDS 到LVPECL 的交流耦合结构较为简单，图20 给出了两个例子。二、逻辑电平匹配方法二、逻辑电平匹配方法5.5.CML和和LVDS间互连间互连一般情况下，在光传输系统中没有CML和LVDS 的互连问题，因为LVDS 通常用作并联数据的传输，数据速率为155MHz，622MHz或1.25GHz，而CML 常用来做串行数据的传输，数据速率为2.5GHz 或10GHz。不管怎样，作为特殊情况，在这里给出了它们间互连的交流解决方案，如图21 和图22。需注意CML 的输出信号摆幅应落在LVDS 的有效工作范围
36、内。二、逻辑电平匹配方法二、逻辑电平匹配方法逻辑电平匹配在逻辑电平匹配在SP30VIDEO采集板中的实际应用：采集板中的实际应用：1.FPGA的SERDES模块（CML电平标准）需要输入234M差分参考时钟，时钟处理ICSI5326输出243M的LVDS差分时钟信号，这个时候就需要用到 LVDS到CML的逻辑电平匹配，实际电路如下所示：二、逻辑电平匹配方法二、逻辑电平匹配方法逻辑电平匹配在逻辑电平匹配在SP30VIDEO采集板中的实际应用：采集板中的实际应用：2.FPGA需要一个243M全局参考时钟（2.5VLVPECL电平标准），同样还是接收SI5326给出的243M的LVDS时钟信号。这时要用到 LVDS到LVPECL的逻辑电平转换。实际电路图如下所示:输入：120/(120+88.7)*2.5=1.4V LVPEDL输入需满足Vcc-1.3=1.2V广东威创视讯科技股份有限公司VTRON TECHNOLOGIES LTD.地址：中国广州高新技术产业开发区（科学城）彩频路6号电话：+86-20-22328888 传真：+86-20-32299788网址：http:/
