1、半导体存储器概述RAM和ROM存储器与微处理器连接并行存储器重点：硬件上CPU如何连接存储器？5.1 存储器概述CPU寄存器组寄存器组高速缓冲存储器高速缓冲存储器Cache主存储器主存储器磁带、磁盘磁带、磁盘 光盘光盘多多 级级 存存 储储 体体 系系 结结 构构存取速度快存取速度快位成本高位成本高容量小容量小存取速度慢存取速度慢位成本低位成本低容量大容量大高速缓存Cache（强调速度）位于主存和CPU之间，存取速度和CPU匹配，高于主存计算机正在执行的程序和数据主存计算机运行期间的程序和数据外存（容量）存放当前暂时不用的程序、数据或需要永久保存的信息双极型双极型RAMMOS型型RAM静态静态
2、SRAM动态动态DRAM掩膜式掩膜式ROM可编程可编程RPROM可擦式可擦式EPROM电可擦式电可擦式EEPROM随机存储器随机存储器RAM只读存储器只读存储器ROM存取容量存取时间存储周期存储带宽1024*4=N*M（存储单元（存储单元*单元存储位）单元存储位）=数据写入或读出的时间数据写入或读出的时间=连续连续2次读次读/写间隔的最小时间写间隔的最小时间=单位时间里存取的信息量单位时间里存取的信息量5.2.1 SRAM(静态RAM)由触发器电路构成基本单元有6个场效应管：由4个场效应管存储0和1另2个场效应管作为存储单元到用于读写的位线的控制开关每个基本单元可存储0或1掉电数据丢失DRAM
3、(动态RAM)利用电容存储电荷的多寡来表示0或1需要动态刷新，否则数据丢失掉电数据丢失ROM，不可擦写EPROM，紫外光可擦写EEPROM，高电压可擦写Flash EEPROM，按扇区擦写存储芯片(M*N)存放大量二进制位101110010110M个个存存储储单单元元存放存放N个二进制位个二进制位考虑的问题：CPU总线的负载能力CPU与存储器的速度匹配问题存储器地址分配与译码一个存储器往往由一定数量的芯片构成选择过程：选择存储芯片（片选）选择芯片内部的存储单元（字选）8K*81011100101108K个个存存储储单单元元存放存放8个二进制位个二进制位选择存储芯片内 2个8K*4组成一个16K
4、*41011001010101100101013位位选择某一芯片选择某一芯片8K个存储单元中的一个个存储单元中的一个1位位 选择是哪一个选择是哪一个8K的芯片的芯片选择存储芯片全译码法将除去片内寻址的地址线外的全部地址线用于地址译码将除去片内寻址的地址线外的部分地址线用于地址译码位扩展（M*N1M*N2）芯片的字数满足存储器字数的要求，但字长不够位扩展的连接各存储芯片的片内地址线并联，接至CPU地址总线各存储芯片的读写线并联，接至CPU的读写控制端各存储芯片的片选线并联，接至CPU访存信号各存储芯片的数据线单独列出，接至CPU的对应位位扩展示意图（1K*41K*8）A0A9 MREQD7D4D
5、3D0 R/WD0D3CSA0A9 WE2114D0D3CSA0A9 WE2114字扩展芯片的字长满足要求，但芯片的字数不够字扩展的连接方式各存储芯片的读写线并联，接至CPU的读写控制端各存储芯片的数据线并联，接至CPU的数据总线各存储芯片的片内地址线并联，接至CPU地址总线低位各存储芯片的片选线接译码器不同输出，译码器输入接至CPU地址总线高位，译码器一控制端接访存信号A0A13 MREQD7D0 R/WD0D7CSA0A13 WED0D7CSA0A13 WED0D7CSA0A13 WED0D7CSA0A13 WE 1 2 3 4译译码码器器A14A15Y1Y0Y2Y3字扩展示意图（16K*
6、864K*8）字和位同时扩展（M1*N1M2*N2）芯片的字数和字长均不满足存储器的要求字和位同时扩展的连接方式所有芯片的片内地址线、读/写控制线均对应地并接在一起，连接到CPU地址和控制总线的对应位上。同一地址区域内，不同芯片的片选信号连在一起，接到片选译码器的同一输出端；不同地址区域内的芯片的片选信号分别接到片选译码器的不同输出端不同地址区域内，同一位芯片的数据线对应地并接在一起，连接到数据总线的对应位上。不同位芯片的数据线分别连接到数据总线的不同位上。D0D3CSA0A9 WED0D3CSA0A9 WED0D3CSA0A9 WED0D3CSA0A9 WE A0A9D7D4D3D0R/W&
7、1A10MREQ1解决CPU和主存间速度、容量匹配问题的方法双端口存储器（空间并行技术）并行主存系统（时间并行技术）高速缓冲存储器（5.5）虚拟存储技术（5.6）n个容量相同的存储器/存储体，它们具有各自的地址寄存器、数据线、时序，可以独立编址、同时工作。各自以等同的方式与CPU传送信息。理想情况下，如果程序段或数据块都是连续地在主存中存取，将大大提高主存的访问速度。各存储体的编址采用交叉编址方式，即将一套统一的编址，按序号交叉地分配给各个存储体。P146 图5-13数据总线数据总线0415263700000H00001HFFFFEHFFFFFH偶地址偶地址存储模块存储模块（低字节）（低字节）奇地址奇地址存储模块存储模块（高字节）（高字节）低低8位位高高8位位A19A1A0BHEA0特征特征BHE存储器引脚接总线数据总线D15D0读写控制WE，OE访存选择M/IO地址总线A0A19存储体选择A0和BHE存储芯片片选CS
