1、v 存储器的分类存储器的分类v 存储器的工作原理存储器的工作原理v 存储器的扩展存储器的扩展v 新型存储器技术新型存储器技术5-1 存储器的基本概念存储器的基本概念一、存储器的分类一、存储器的分类 1、按存储介质分类、按存储介质分类 半导体存储器、磁表面存储器、光表面存储器半导体存储器、磁表面存储器、光表面存储器 2、按存储器的读写功能分类、按存储器的读写功能分类 只读存储器（只读存储器（ROM）、随机存储器）、随机存储器(RAM） 3、按信息的可保存性分类、按信息的可保存性分类 非永久性记忆的存储器、永久性记忆的存储器非永久性记忆的存储器、永久性记忆的存储器 4、按在微机系统中的作用分类、按
2、在微机系统中的作用分类 主存储器主存储器、辅助存储器、高速缓冲存储器、辅助存储器、高速缓冲存储器半导体存储器的分类（主存储器）半导体存储器的分类（主存储器）半导体存储器半导体存储器EEPROMEPROMPROM掩膜式掩膜式ROM动态动态RAMDRAM静态静态RAMSRAM可读写存储器可读写存储器RAM只读存储器只读存储器ROMVolatile memoryNon-Volatilememory二、二、 存储器的基本性能指标存储器的基本性能指标 1、存储容量、存储容量 （1）存储容量）存储容量=存储器单元数存储器单元数每单元二进制位数每单元二进制位数 （2）换算关系：）换算关系： 1KB=210B
3、=1024B 1MB=220B=1024KB 1GB=230B=1024MB 1TB=240B=1024GB 2、存取速度、存取速度 （1）存取时间：启动一次存储器操作到完成该操作所经历的）存取时间：启动一次存储器操作到完成该操作所经历的时间。时间越小，存储速度越快。如时间。时间越小，存储速度越快。如DRAM：100ns200ns，SRAM：20ns40ns 。（2）存取周期：连续两次独立的存储器操作所需要的最短的时）存取周期：连续两次独立的存储器操作所需要的最短的时间。一般情况下，存取周期略大于存取时间。间。一般情况下，存取周期略大于存取时间。 3、功耗：存储器耗电的多少，同时反映了其发热的
4、程度。、功耗：存储器耗电的多少，同时反映了其发热的程度。 4、可靠性：用平均故障间隔时间、可靠性：用平均故障间隔时间MTBF（Mean Time Between Failures）来衡量。）来衡量。MTBF越长，可靠性越高。越长，可靠性越高。 5、性价比：衡量存储器经济性能好坏的综合指标。、性价比：衡量存储器经济性能好坏的综合指标。三、三、 存储系统的层次结构存储系统的层次结构 1、存储系统的层次结构、存储系统的层次结构 是指把各种不同存储容量、存取速度和价格的存储器按层是指把各种不同存储容量、存取速度和价格的存储器按层次结构组成多层存储器，并通过管理软件和辅助硬件有机组合成次结构组成多层存储
5、器，并通过管理软件和辅助硬件有机组合成统一的整体，使所存放的程序和数据按层次分布在各种存储器中统一的整体，使所存放的程序和数据按层次分布在各种存储器中 2、常用的存储系统的层次结构、常用的存储系统的层次结构 主要由高速缓冲存储器主要由高速缓冲存储器Cache、主存储器和辅助存储器组成，、主存储器和辅助存储器组成，如图所示如图所示 3、解决、解决CPU与主存储器速度差所采取的措施与主存储器速度差所采取的措施 （1）CPU内部设置多个通用寄存器内部设置多个通用寄存器 （2）采用多存储模块交叉存取）采用多存储模块交叉存取 （3）采用高速缓冲存储器（）采用高速缓冲存储器（Cache） CPU 高速缓存
6、 主存储器 I/O 控制电路 高速缓存 辅存 磁盘 光盘 磁带 存储系统的多级层次结构 将当前使用频率较高的程序和数据通过一定的替换机制从主将当前使用频率较高的程序和数据通过一定的替换机制从主存调入到存调入到CACHE中，中，CPU在取指令或读取操作数时，同时对在取指令或读取操作数时，同时对CACHE和主存进行访问，如果和主存进行访问，如果CACHE命中，则终止对主存的访命中，则终止对主存的访问，直接从问，直接从CACHE中将指令或数据送到中将指令或数据送到CPU处理。由于处理。由于CACHE的速度比主存快得多，因此，的速度比主存快得多，因此，CACHE的使用大大提高了的使用大大提高了CPU读
7、读取指令或数据的速度。所有这一切都是由操作系统完成的。取指令或数据的速度。所有这一切都是由操作系统完成的。5-2 随机存储器随机存储器RAM一、静态随机存储器（一、静态随机存储器（SRAM）1、基本存储电器T1、T2：工作管T3、T4：负载管T5、T6：控制管选择线VccT1T2T3 T4T5T6ABI/OI/O 六管静态 RAM 存储电路 六管静态RAM的工作原理特点：速度快，只要电源存在内容就不会丢失。由于基本存储电路由六个MOS管组成，集成度较低。由于T1、T2中必有一个管子导通，功耗较大。应用：高速缓冲存储器（Cache memory）用它组成。简单的计算机应用系统用SRAM作存储器。
8、电路结构简单。 2、SRAM的组成（1）存储体： 由大量的基本存储电路所组成。每个基本存储电路存放一位二进制信息，这些基本存储电路的规则地组织起来（一般为矩阵结构）就构成了存储体（存储矩阵）。存储单元：由N个基本存储电路构成。一次可并行存取N位二进制代码。存储单元地址：为了便于信息的存取，给同一存储体内的每个存储单元赋予一个惟一的编号，该编号就是存储单元的地址。存储容量：存储单元数并行存取位数，即2nN。如1K4位、2K8位。 （2）地址译码电电路 对CPU从地址总线发送来的N位地址信号进行译码，可以惟一地选中片内某一存储单元。单译码方式：只用一个译码电路对所有的地址信号进行译码，译码输出的选
9、择线直接选中对应的单元。 如1K4位的存储器，用10选1译码（很难实现），1024条线双译码方式：行和列译码10条地址线：行 5条，列5条译码后分别为32条线。即利用64条线就可访问1024个单元。（3）读写控制电路 接收CPU发来的相关控制信号，以控制数据的输入/输出。三态数据缓冲器是数据输入/输出的通道，数据传输的方向取决于控制逻辑对三态门的控制。主要有R/W、/CS等信号。双译码存储器电路双译码存储器电路3、SRAM的实例的实例 典型的静态典型的静态RAM芯片有芯片有 6116（2KB8位）、位）、6264（8KB8位）、位）、62256（32KB8位）、位）、628128（128KB8
10、位）等位）等 。CMOS RAM芯片芯片6264（8KB）：）： 主要引脚功能主要引脚功能工作时序工作时序与系统的连接使用与系统的连接使用6264芯片的主要引线芯片的主要引线 地址线：地址线：A0A12 数据线：数据线：D0D7 输出允许信号：输出允许信号：OE 写允许信号：写允许信号：WE 选片信号：选片信号：CE1、CE26264芯片与系统的连接芯片与系统的连接D0D7A0A12WEOECE1CE2A0A12MEMWMEMR译码译码电路电路高位地址信号D0D7 二、二、 动态动态RAM（DRAM） 1、动态RAM存储电路 刷新放大器数据输入/输入线C行选择信号列选择信号T 单管动态存储电路
11、 2、动态RAM的刷新 为保持电容中的电荷不丢失，必须对动态RAM不断进行读出和再写入。 3、动态RAM举例 128128 存储矩阵128读出放大器1/2 (1/128列译码器) 128128 存储矩阵1/128行译码器1/128行译码器 128128 存储矩阵128读出放大器1/2(1/128列译码器)128读出放大器128128存储结构128读出放大器1/4I/O门行时钟缓冲器列时钟缓冲器数据输入缓冲区DINDOUTVDDVSS输出缓冲器写允许时 钟缓冲器8位地址锁存器WECASRASA0A4A5A6A7A3A2A12164,4164的引脚功能及操作的引脚功能及操作 12345678161
12、514131211109N.CDINWERASA0A1A2GNDVCCCAS DOUTA6A3A4A5A72164DRAM (64K*1bit)A0 A7 地址线输入引脚RAS :行地址锁存信号CAS :列地址锁存信号WE :写允许信号 DIN :数据输入端(写)DOUT :数据输出端(读) VCC :电源 +5V N.C :空的引脚 读数据时读数据时:行地址加在行地址加在A0 A7,再送再送RAS = 0,列地址再加在列地址再加在A0 A7,再送再送CAS = 0,保持保持WE = 1,经经DOUT读出读出保持保持WE = 0,数据经数据经DIN写入写入主要引线主要引线 RAS：行地址选通信
13、号。用于锁存行地址：行地址选通信号。用于锁存行地址 CAS：列地址选通信号：列地址选通信号地址总线上先送上行地址，后送上列地址，它们地址总线上先送上行地址，后送上列地址，它们分别在分别在RAS和和CAS有效期间被锁存在锁存器中有效期间被锁存在锁存器中 DIN： 数据输入数据输入 DOUT：数据输出数据输出WE=O 数据写入数据写入WE=1 数据读出数据读出WE：写允许信号：写允许信号DRAM2164芯片的操作时序 DinRASCASWE地址Dout读数据行地址列地址列地址行地址写数据Tcycle RAS CAS=1 行地址 2164刷新时序 图中CAS保持无效，利用RAS锁存刷新的行地址，进行
14、逐行刷新。DRAM要求每隔28ms刷新次（计算机中采用2ms） ，这个时间称为刷新同期。在刷新同期内，DRAM不能进行正常的读写操作。 刷新间隔：每隔15.6微秒刷新一次。由内部8253定时器1定时控制，由DMA实现。多路转换器A0 A7A8 A15A0A7RASRCSWEWEWERD/WEDIN DOUTDOUTDOUTDINDIND0 D7时序电路刷新电路74LS245.64K1八片D0D1D7动态RAM2164连接图74LS158ADDSEL=0，AAB5-3 只读存储器（只读存储器（ROM） 只读存储器（ROM）是一种工作时只能读出，不能写入信息的存储器。在使用ROM时，其内部信息是不
15、能被改变的，故一般只能存放固定程序，如监控程序、BIOS程序等。只要一接通电源，这些程序就能自动地运行。 根据ROM信息写入的方式，ROM可分为4种：掩模型掩模型ROM：信息由芯片生产厂家写入，用户无法修改。PROM：出厂时无信息，用户采用专用设备写入。一旦写入，就不能再修改。EPROM：用户可用特定设备写入，可用紫外光照将其内容擦除，再重新写入。EEPROM：用特定的设备写入，用一定的通电方式可擦除重写 一、一、 掩膜只读存储器掩膜只读存储器ROM地址译码器A1A0VCC单元0单元3单元2单元1D3D0D1D2 掩膜 ROM 示意图 二、可编程只读存储器二、可编程只读存储器PROM 字选线位
16、选线VCC熔丝出厂时为0，写入时加以2050mA的电流，将熔丝烧断，内容为1。由于熔丝断开后不能接通，故为一次性写入。正常工作时由于电流较小，不足以烧断熔丝。 P沟道浮栅MOS管EPROM的存储电路N称底P+P+ + +S(源极)SiO2浮栅D(漏极)DSVcc位线输出位线浮栅管行线三、可编程可擦除只读存储器三、可编程可擦除只读存储器EPROM控制栅MOS管的栅极被SiO2包围，称为浮栅，控制栅连到字线，平时浮栅上没有电荷，若控制栅上加正向电压使管子导通，则ROM的信息为“1”。 EPROM芯片上方有一个石英玻璃窗口，当用一定波长、一定光强的紫外线透过窗口照射时，所有存储电路中浮栅上的电荷会形
17、成光电流泄放掉，使浮栅恢复初态。 一般照射2030分钟后，读出各单元的内容均为FFH，说明EPROM中内容已被擦除。典型芯片：Intel 2764特性：8K8的EPROM芯片 28脚双列直插式封装 A12A0：地址线，输入，连接地址总线，可寻址8K。 D7D0：数据线，编程时输入，读出时数据输出，连接数据总线。 /CE：片选信号（芯片允许），输入，低电平有效，接地址译码器输出。 /OE：输出允许，低电平有效，接/RD端。 /PGM：编程脉冲控制端，输入，接编程器控制信号。 VPP：编程时电压输入。有的厂家为12.5V，有的为17.5V、21V、25V等。 VCC：电源电压，+5V。 GND：电
18、源地。 EPROM的4种工作方式：读方式、编程方式、检验方式、备用方式。 读方式：VPP端上加+5V电压，/PGM和/CE端为低电平时，从地址线输入所选单元，数据线上出现所寻单元的数据。 编程方式：用专用的编程器进行，有编程软件。 检验方式：与编程方式配合，每写入一个字节的信息，马上对其检验，检查是否正确。 备用方式：VPP上接+5V，只在/PGM端输入一个高电平，此时数据端呈现高阻状态。1、2764 EPROM的引线及读操作OOORESETMEMRMEMROD0 D7A19A18A17A16A15A14A13A12A0G1G2AG2BCBAOOY0CED0D7A0A12OEGNDPGMVPP
19、VCC+ 5V74LS1382764（8K8bit）8088 CPU 最大工作方式VPP 编程电压输入PGM编程脉冲输入&2、8086 CPU 与EPROM 2764（8K8bit）的连结OOO&OOOOOD0 D7D8 D15A0BHEA0A0A12A12.A1A13.CECEOEOED0D7.D0D7.G1G2BG2ACBAA16A15A14M/IORDA19A18A17Y7“1”“0”“1”“0”“0”“1”74LS1382764276474lS20CE：片选：片选OE：读允：读允许许四、电可擦除可编程只读存储器四、电可擦除可编程只读存储器EEPROM (Electrically EPR
20、OM) EPROM虽然可以多次编程，具有较好的灵活性，但在整个芯片中即使只有一个二进制位需要修改，也必须将芯片从机器(或板卡)上拔下来利用紫外线光源擦除后重写，因而给实际使用带来不便。 电可擦除可编程只读存储器EEPROM也称E2PROM。 EEPROM结构示意图 在EEPROM中，使浮动栅带上电荷与消去电荷的方法与EPROM是不同的。 在EEPROM中，漏极上面增加了一个隧道二极管，它在第二栅极(控制栅)与漏极之间的电压VG的作用下(实际为电场作用下)，可以使电荷通过它流向浮空栅，即起编程作用起编程作用； 若VG的极性相反也可以使电荷从浮动栅流向漏极，即起擦除作用起擦除作用。编程与擦除所用的
21、电流是极小的，可用普通的电源供给。 与EPROM擦除时把整个芯片的内容全变成“1”不同，EEPROM的擦除可以按字节分别进行，这是EEPROM的优点之一。 字节的编程和擦除都只需10ms，并且不需要将芯片从机器上拔下以及诸如用紫外线光源照射等特殊操作，因此可以在线进行擦除和编程写入。 这特别适合在现代嵌入式系统中用EEPROM保存一些偶尔需要修改的少量数据。8088 CPU与与2864的连结的连结O&OO.A13A16A17A19.D0 D7A0A1A12MEMWMEMR.D0D7.A0A1A12.WEOECE可查询或产生中断可查询或产生中断READY/BUSY740674LS302864片选
22、片选CE, 读允许读允许OE写允许写允许WE (8K8*bit)五、五、 闪存闪存(FLASH) 闪存也称快擦写存储器，有人也简称之Flash。从基本工作原理上看，闪存属于ROM型存储器，但由于它又可以随时改写其中的信息，所以从功能上看，它又相当于随机存储器RAM。从这个意义上说，传统的ROM与RAM的界限和区别在闪存上已不明显。 (1) 闪存的主要特点 可按字节、区块或页面快速进行擦除和编程操作，也可按整片进行擦除和编程，其页面访问速度可达几十至200ns； 片内设有命令寄存器和状态寄存器，因而具有内部编程控制逻辑，当进行擦除和编程写入时，可由内部逻辑控制操作； 采用命令方式可以使闪存进入各
23、种不同的工作方式，例如整片擦除、按页擦除、整片编程、分页编程、字节编程、进入备用方式、读识别码等； 可进行在线擦除与编程，擦除和编程写入均无需把芯片取下； 某些产品可自行产生编程电压(VPP)，因而只用VCC供电，在通常的工作状态下即可实现编程操作； 可实现很高的信息存储密度。 (2) 闪存的单元电路结构 若浮空栅上保存有电荷若浮空栅上保存有电荷，则在源(S)、漏(D)极之间形成导电沟道，达到一种稳定状态，可以定义该基本存储单元电路保存信息信息“0”； 若浮空栅上没有电荷存在若浮空栅上没有电荷存在，则在源、漏之间无法形成导电沟道，为另一种稳定状态，可以定义它保存信息信息“1”。 闪存的基本存储
24、单元电路结构、逻辑符号及存储阵列闪存的基本存储单元电路结构、逻辑符号及存储阵列(a)电路结构及逻辑符号电路结构及逻辑符号(b)存储阵列存储阵列闪存的檫除与编程闪存的檫除与编程(a)擦除：从浮空栅移走电荷(b)编程：向浮空栅增加电荷 (3) 闪存芯片举例闪存芯片举例 闪存芯片的品种型号很多，下表列出了28F系列的几种典型电路的型号、位密度及存储容 量。几种闪存电路几种闪存电路Flash密度(位)容量(字节)28F256256K32K28F512512K64K28F0101M128K28F0202M256K28F256引脚信号引脚信号28F256FlashMemoryA14A0_WE_OE_CE控
25、制信号地址信号数据信号DQ7DQ028F256的内部结构框图的内部结构框图六、新型存储器六、新型存储器 常用新型的存储器有多体交叉存储器、闪速存储器、高速缓冲存储器（Cache）、虚拟存储器等，以解决CPU与主存之间的速度匹配和存储容量问题。 1、 多体交叉存储器多体交叉存储器 多体交叉存储器是从改进主存的结构和工作方式入手，设法提高其吞吐率，使主存速度与CPU速度相匹配，其设计思想是在物理上将主存分成多个模块，每一个模块都包括一个存储体、地址缓冲寄存器和数据缓冲寄存器等。 2、 闪速存储器闪速存储器 闪速存储器是在EPROM和E2PROM的制造技术基础上发展产生的一种半导体存储器，具有价格便
26、宜、集成度高、电可擦除性、可重写性、非易失性等优点。3、 高速缓冲存储器（高速缓冲存储器（Cache） 高速缓冲存储器可以提高CPU访问存储器时的存取速度，减少处理器的等待时间，使程序员能使用一个速度与CPU相当而容量与主存相当的存储器。 4、 虚拟存储器虚拟存储器 5-4 存储器与存储器与CPU的连接的连接存储器与CPU连接时应考虑的问题 CPU总线的负载能力 CPU的时序和存储器的存取速度之间的配合 存储器的地址分配和片选 控制信号的连接一、存储器的地址选择一、存储器的地址选择1、 地址译码器 CPU对存储器进行读写时，首先要对存储芯片进行选择(称为片选)，然后从被选中的存储芯 片中选择所
27、要读写的存储单元。 片选是通过地址译码来实现的，74LS138是一种常用的译码器电路，其引脚和逻辑电路图如图所示。74LS138引脚和逻辑电路图74LS138的功能表的功能表G1G2AG2BCBA译码器的输出译码器的输出100000Y0=0，其余均为，其余均为1100001Y1=0，其余均为，其余均为1100010Y2=0，其余均为，其余均为1100011Y3=0，其余均为，其余均为1100100Y4=0，其余均为，其余均为1100101Y5=0，其余均为，其余均为1100110Y6=0，其余均为，其余均为1100111Y7=0，其余均为，其余均为1其余情况其余情况Y7Y0全为全为02、 地址
28、译码的三种方式地址译码的三种方式(1) 全译码方式全译码方式 全译码方式就是除了将地址总线的低位地址直接连至全译码方式就是除了将地址总线的低位地址直接连至各存储芯片的地址线外，将所有余下的高位地址全部各存储芯片的地址线外，将所有余下的高位地址全部用于译码，译码输出作为各存储芯片的片选信号。用于译码，译码输出作为各存储芯片的片选信号。 采用全译码方式的采用全译码方式的优点优点是是存储器中每一存储单元都有存储器中每一存储单元都有惟一确定的地址。惟一确定的地址。缺点缺点是是译码电路比较复杂译码电路比较复杂(相对于部相对于部分译码分译码)。 一个采用全译码方式实现片选控制的一个采用全译码方式实现片选控
29、制的RAM子系统如下子系统如下图所示。图所示。采用全译码方式实现片选控制的采用全译码方式实现片选控制的RAM子系统子系统2134 这种片选控制方式可以提供对整个存储空间的寻址能力，即使不需要使用全部地址空间也可采用全译码方式，多余的译码输出(如图中的Y4Y7)暂时不用，可留作需要时扩充。各存储芯片的地址范围各存储芯片的地址范围芯片芯片高位地址高位地址低位地址低位地址地址范围地址范围A19A18A17A16A15A14A13A12A11A10A9A8A01111110000000 0F8000HF87FFH(2KB)111110000111 12111110001000 0F8800HF8FFF
30、H(2KB)111110001111 13111110010000 0F9000HF97FFH(2KB)111110010111 14111110011000 0F9800HF9FFFH(2KB)111110011111 1(2) 部分译码方式部分译码方式 所谓部分译码方式就是只选用地址总线高位地址的一部分(而不是全部)进行译码，以产生各个存储器芯片的片选信号。 例如在前面图所示的片选译码电路中，例如在前面图所示的片选译码电路中，假设假设高位地址高位地址A19不参加译码不参加译码，把译码器，把译码器74LS138的的G1端接端接+5V，则，则A19无论是无论是“0”还是还是“1”，只要只要A1
31、8A1111110000，均能使，均能使74LS138的的Y0输出有效输出有效(为低电平为低电平)，从而选中存储芯片，从而选中存储芯片1。 这样，存储芯片这样，存储芯片1的地址范围就是的地址范围就是 78000H787FFH(当当A190时时)或或F8000HF87FFH(当当A191时时)，即出现了一个存储单元可以由两，即出现了一个存储单元可以由两个地址码来选中的现象个地址码来选中的现象(其他存储芯片的情况其他存储芯片的情况与此相同与此相同)。 我们称这种一个存储单元有多个地址与其对应我们称这种一个存储单元有多个地址与其对应的现象为的现象为“地址重叠地址重叠”。 上述是假设A19一位地址不参
32、加译码，则一个存储单元有两个地址与其对应。显然，如果有n位地址不参加译码，则一个存储单元将有2n个地址与其对应。 它的优点是优点是片选译码电路比较简单，缺点是缺点是存储空间中存在地址重叠区，使用时应予以注意。 (3) 线选方式线选方式 线选方式就是将地址总线的高位地址不经线选方式就是将地址总线的高位地址不经过译码，直接将它们作为片选信号接至各存储过译码，直接将它们作为片选信号接至各存储芯片的片选输入端，即采用线选方式，根本不芯片的片选输入端，即采用线选方式，根本不需要使用片选译码器。需要使用片选译码器。 下图给出了一个采用线选方式实现片选控制的示例原理图。线选方式实现片选控制示例线选方式实现片
33、选控制示例_CS_CSA17A0(片内地址片内地址)A19A18地地址址总总线线 必须注意的是：必须注意的是： A19和和A18不能同时为不能同时为0，否则，否则，将会同时选中两个存储芯片，造成访问存储器将会同时选中两个存储芯片，造成访问存储器操作错误操作错误。 即在采用线选方式的存储系统中，软件上必须即在采用线选方式的存储系统中，软件上必须保证在存储器寻址时片选线中只能有一位有效保证在存储器寻址时片选线中只能有一位有效(例如定义为逻辑例如定义为逻辑“0”)，而不允许多于一位的，而不允许多于一位的片选线同时有效。否则，将导致存储器操作的片选线同时有效。否则，将导致存储器操作的差错。差错。 线选
34、方式的突出线选方式的突出优点是优点是无须使用片选译码器；无须使用片选译码器；缺点是缺点是存储地址空间被分成了相互隔离的区段，存储地址空间被分成了相互隔离的区段，造成地址空间的不连续造成地址空间的不连续(片选线多于一位为片选线多于一位为“0”以及片选线为全以及片选线为全“1”的地址空间不能使用的地址空间不能使用)，给编程带来不便。给编程带来不便。 下图给出了本例的地址空间分布情形。下图给出了本例的地址空间分布情形。线选方式的地址空间分布线选方式的地址空间分布A19 A18 A17 A00 0 0 01 0 1 11 0 0 00 1 1 11 1 0 00 0 1 10 1 0 01 1 1 1
35、不能使用（不能使用（256K）存储芯片存储芯片I 地址空间地址空间(256K)存储芯片存储芯片II 地址空间地址空间(256K)不能使用（不能使用（256K） 另外，在采用线选方式时，如果某些地址线闲置不用(既不用作片内地址，也不用作片选线)，则在地址空间中还会存在地址重叠现象。 线选方式通常适用于存储容量较小且不要求存线选方式通常适用于存储容量较小且不要求存储容量扩充的小系统中。储容量扩充的小系统中。二、存储器的数据线及控制线的连接二、存储器的数据线及控制线的连接1、与控制总线的连接 最小模式：M/IO、RD、WR 最大模式：M/IO、MRDC、IORC等2、与数据总线的连接 8086有数据
36、总线16根，其中D15D8接高位地址，D7D0接低位地址。用A0选择低位体，BHE选择高位体。存储器与存储器与8086数据线的连接数据线的连接F F F F E HF F F F C H(偶体偶体)0 0 0 0 2 H0 0 0 0 0 HF F F F F HF F F F D H(奇体奇体)0 0 0 0 3 H0 0 0 0 1 H地 址锁存器数 据总 线收发器8086A0A19_BHED0D15A0A1A19_BHE数据总线(16位)D0D7D8D15地址总线三、三、 存储器扩展存储器扩展1、 位扩展法位扩展法 采用这种方法构成存储器时，各存储芯片连接各存储芯片连接的地址信号、控制信
37、号是相同的，而数据线则的地址信号、控制信号是相同的，而数据线则分别连接到数据总线的相应位上。分别连接到数据总线的相应位上。 下图给出的是按位扩展法将8片片4K1位的存储位的存储芯片连接扩展成芯片连接扩展成4K8位位(4KB)存储器存储器的逻辑结构图。用位扩展法扩展存储器用位扩展法扩展存储器4K1CSWEDA4K1CSWEDA4K1CSWEDAD0D1D7A0A11CSWE 存储器工作时，各芯片同时进行相同的操作。在这种方式中，对存储芯片实际上没有选片的 要求，只进行数据位数的扩展，而整个存储器的字数(存储单元数)与单个存储芯片的字数是 相同的(如本例中两者均为4K)。 在这种连接方式下，地址线
38、的负载数等于芯片数，而数据线的负载数为1。2、 字扩展法字扩展法 字扩展法也叫字扩展法也叫地址串联法地址串联法。利用这种方法进行存储器扩展时，只在字的方向上进行扩充，而存储器的位数不变。整个存储器的位数等于单个存储芯片的位数。这种方法将存储器的地址分成两部分，一部分(低位地址部分)接到各存储芯片作为芯片的片内地址，一部分(高位地址部分)经过片选译码器译码后送到各存储芯片的片选输入端；各存储芯片的数据线中的对应位连接在一起。 下图所示的是用字扩展法将8片2K8位的存储芯片连接扩展成容量为16K8位的存储器的逻辑结构图。用字扩展法扩展存储器用字扩展法扩展存储器2Kx8CSWE2Kx8CSWE2Kx
39、8CSWED0D1D7A0A13WEA11A13D0D1D7D0D1D7D0D1D7Y0Y73-8译码器A0A10 由上图可见，在这种连接方式下，直接作为片内地址的低位地址线的负载数等于存储芯片数，而参加片选译码的高位地址线的负载数为1；数据线的负载数也等于芯片数。 从负载角度看，字扩展法不如位扩展法好，但位扩展法中存储器的总容量受芯片容量的限制。3、 字位扩展法字位扩展法 采用字位扩展法字位扩展法，就是既在位方向上进行扩展，又在字方向上进行扩展，如下图所示。 图中的扩展方法是选用8片2K1位的存储芯片构成2K8位的存储组(位扩展位扩展)，再用8个这样的存储组构成16K8位的存储器(字扩展字扩
40、展)，整个存储器共计用了64片2K1位的存储芯片。用字位扩展法扩展存储器用字位扩展法扩展存储器C SD72K 8D72K 8(2K 1) 8C SW ED0D1D7A0 A13W EA11 A13D0D1Y0Y73-8译 码 器A0 A10C SD72K 8D72K 8(2K 1) 8C SW ED0D1C SD72K 8D72K 8(2K 1) 8C SW ED0D1四、四、 存储器接口分析与设计举例存储器接口分析与设计举例 存储器接口分析：存储器接口分析：是指对于给定的现成存储器是指对于给定的现成存储器接口电路，正确指出存储器的存储容量以及构接口电路，正确指出存储器的存储容量以及构成该存储
41、器的各个存储芯片的地址范围；成该存储器的各个存储芯片的地址范围； 存储器接口设计：存储器接口设计：则是指根据给定的存储芯片则是指根据给定的存储芯片及存储容量和地址范围的要求，具体构成及存储容量和地址范围的要求，具体构成(设设计计)所要求的存储器子系统。显然，它是存储所要求的存储器子系统。显然，它是存储器接口分析的相反的过程。器接口分析的相反的过程。 例例1（存储器接口分析）：已知一个存储器子（存储器接口分析）：已知一个存储器子系统如下图所示，试指出其中系统如下图所示，试指出其中RAM和和EPROM的存储容量以及各自的地址范围。的存储容量以及各自的地址范围。 RAMCSCEA14A12A11D7
42、D0CPUI/O1I/O8Y0Y1Y7G1G2BG2AACBRD74LS138WRA10A0OEA19A13M/IOA18A16A15A17A10A0OECEA11A10A0Y5Y6EPROMD7D0A19A18A17A16A15A14A13A12A11A10A9A8A7A1A0 地址地址 1 1 1 1 1 0 0 1 0 0 0 0 0 0 0 F9000H 1 1 1 1 1 0 0 1 0 1 1 1 1 1 1 F97FFH 1 1 1 1 1 0 0 1 1 0 0 0 0 0 0 F9800H 1 1 1 1 1 0 0 1 1 1 1 1 1 1 1 F9FFFH 1 1 1
43、1 1 1 0 1 0 0 0 0 0 0 0 FD000H 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 FDFFFH所以，所以，RAM的存储容量为的存储容量为2KB，地址范围为，地址范围为F9000HF97FFH或或F9800HF9FFFH。由于由于A11未参与未参与RAM的地址译码，所以的地址译码，所以RAM存储区存在存储区存在“地址重叠地址重叠”现现象，一个象，一个RAM单元对应单元对应2个地址。个地址。EPROM的存储容量为的存储容量为4KB，地址范围为，地址范围为FD000HFDFFFH。例例2：存储器接口设计：存储器接口设计 利用EPROM 2732(4K8位)、S
44、RAM6116(2K8位)及译码器74LS138设计一个存储容量为16KB ROM和8KB RAM的存储子系统。 要求：ROM的地址范围为F8000HFBFFFH RAM的地址范围为FC000HFDFFFH。 系统地址总线20位(A0A19)，数据总线8位(D0D7)，控制信号为RD、WR、M/IO。分析：分析： 所需存储芯片数及地址信号线的分配所需存储芯片数及地址信号线的分配 16KB ROM需用需用4片片2732构成，构成，8KB RAM需用需用4片片6116构成。构成。 2732容量为容量为4K8位：用位：用12条地址线作片内地条地址线作片内地址址(A0A11)，用，用8条地址线作片外地
45、址条地址线作片外地址(A12A19)； 6116容量为容量为2K8位：用位：用11条地址线作片内地条地址线作片内地址址(A0A10)，用，用9条地址线作片外地址条地址线作片外地址（A11A19)。 用用74LS138作片选译码器，其输入、输出信号作片选译码器，其输入、输出信号的接法依存储芯片的地址范围要求而定。的接法依存储芯片的地址范围要求而定。 C B AA19 A18 A17 A16 A15 A14 A13 A12 A11 A10A0 地址地址 1 1 1 1 1 0 0 0 0 0 0 (F8000H) 1 1 1 1 1 0 1 1 1 1 1 (FBFFFH) 1 1 1 1 1 1
46、 0 0 0 0 0 (FC000H) 1 1 1 1 1 1 0 0 1 1 1 (FCFFFH) 1 1 1 1 1 1 0 1 0 0 0 (FD000H) 1 1 1 1 1 1 0 1 1 1 1 (FDFFFH) 例例2逻辑图逻辑图思考题：思考题：1、分析教材中例、分析教材中例5-4存储系统连接图，其存储系统连接图，其ROM、RAM芯片的地址如何确定？有无地址重叠？芯片的地址如何确定？有无地址重叠？2、要求用、要求用8K8位的位的EPROM 2764、8K8位的位的RAM 6264以及以及3-8译码器组成一个译码器组成一个16K字的字的ROM和和16K字的字的RAM系统，系统，8086工作在最小模式下，画出存工作在最小模式下，画出存储器系统和储器系统和CPU的连接线路图，所用的门电路自选。的连接线路图，所用的门电路自选。并写出各块芯片的地址分配。设并写出各块芯片的地址分配。设EPROM的首地址为的首地址为00000H，RAM的末地址为的末地址为0FFFFH。（01年上交大）年上交大）本章习题本章习题 1、2、3、7、8、9、10、12、13、14
