1、 目 录 常用常用半导体器件半导体器件基本放大电路基本放大电路直流稳压电源直流稳压电源数字电路基础知识数字电路基础知识组合逻辑电路组合逻辑电路 负反馈放大器及集成运算放大器负反馈放大器及集成运算放大器脉冲波形的产生和整形脉冲波形的产生和整形大规模集成电路大规模集成电路数模与模数转换数模与模数转换时序时序逻辑电路逻辑电路本章导读 本章首先介绍组成时序电路的基本逻辑单元触发器。在介绍了它的电路结构、工作原理和特点的基础上，介绍常用的时序逻辑电路计数器和寄存器的电路结构、工作原理及典型应用。7.1 RS触发器触发器是具有记忆功能的基本单元电路，能存储一位二进制代码，是组成时序电路必不可少的重要组成部
2、分。触发器的种类很多，根据功能不同可分为RS、JK、D、T触发器等。（1）具有两个稳定状态（0态和1态），并且在一定条件下，可保持其中一个状态不变。（2）在一定的外加信号作用下，触发器可以从一种稳定状态转变到另一种稳定状态。所有触发器都具所有触发器都具有的基本特点有的基本特点7.1.1 基本RS触发器7.1 RS触发器1.电路组成将两个与非门的输入端与输出端交叉耦合就组成一个基本RS触发器。7.1.1 基本RS触发器7.1 RS触发器2.逻辑功能7.1.2 同步RS触发器7.1 RS触发器1.电路组成在由与非门组成的基本RS触发器基础上，增加两个控制门G3 和G4，并加入时钟脉冲输入端CP，便
3、组成了同步RS触发器。7.1.2 同步RS触发器7.1 RS触发器 2.逻辑功能7.1.2 同步RS触发器7.1 RS触发器 3.同步RS触发器的空翻问题在同步RS触发器的使用过程中，触发器虽然能按一定的时间节拍进行翻转动作，但它在CP为1期间，输入条件的变化会导致输出状态的变化，即如果在CP=1时，输入条件R、S发生跳变，将会使触发器发生一次以上的翻转，也就是所谓的“空翻”现象。“空翻”会造成节拍混乱和系统工作不稳定。这就要求同步RS触发器在CP脉冲触发期间的输入信号严格保持不变。7.2.1 主从型JK触发器7.2 防止空翻的触发器1.电路组成及逻辑符号7.2.1 主从型JK触发器7.2 防
4、止空翻的触发器2.逻辑功能主从型JK触发器的工作特点是:在CP为高电平时，从触发器被封锁，从触发器的输出（即JK触发器的输出）保持原状态不变。此刻主触发器被打开，主触发器的状态由J、K、Q和 来决定。在CP为低电平时，主触发器被封锁，主触发器的状态决定着从触发器的输出状态。触发器状态的变化是在时钟下降沿到来时发生的。无论时钟信号是高电平还是低电平，主触发器和从触发器总是一个被打开另一个被封锁，输入信号不可能直接影响输出状态，这就克服了RS触发器存在的缺点，解决了空翻问题。7.2.1 主从型JK触发器7.2 防止空翻的触发器3.主从触发器的一次翻转问题由于主从JK触发器存在“一次变化”问题，在C
5、P脉冲为高电平期间，如果JK端出现一定宽度的正向干扰。因此，在使用主从JK触发器时，一般要求在CP=1期间，JK的状态保持不变;若需要改变J、K的状态，应在CP=0期间进行。7.2.2 边沿触发器7.2 防止空翻的触发器1.维持阻塞结构正边沿D触发器（1）电路组成及逻辑符号维持阻塞结构正边沿维持阻塞结构正边沿D触发器触发器7.2.2 边沿触发器7.2 防止空翻的触发器1.维持阻塞结构正边沿D触发器（2）工作原理维持阻塞D触发器在CP的上升沿到达时接收D信号，CP上升沿过后，D信号不起作用，即使D信号改变了状态，触发器也不会随之改变状态，而保持CP上升沿到达时的D信号状态。故维持阻塞触发器的触发
6、方式为上升沿触发。在逻辑符号中，表现为CP端没有小圆圈。7.2.2 边沿触发器7.2 防止空翻的触发器2.负边沿JK触发器（1）电路组成及逻辑符号负边沿负边沿JK触发器触发器7.2.2 边沿触发器7.2 防止空翻的触发器2.负边沿JK触发器（2）逻辑功能触发器输出状态的变化发生在CP的下降沿，而次态输出仅取决于CP下降沿到达时到J、K的状态，时钟的其他时间J、K值都可以变化，因而它的抗干扰能力强。7.2.2 边沿触发器7.2 防止空翻的触发器3.T触发器把JK触发器的两个输入端J、K接在一起成为一个输入端，并称之为T输入端，就构成了T触发器7.3.1 集成触发器的品种和类型7.3 集成触发器1
7、.集成JK触发器JK触发器触发器HC767.3.1 集成触发器的品种和类型7.3 集成触发器2.集成D触发器D触发器触发器74HC74 7.3.2 触发器的时间参数7.3 集成触发器1.最高时钟频率fmax2.传输延迟时间3.建立时间tset4.保持时间th 7.4.1 异步二进制计数器7.4 二进制计数器1.异步二进制加法计数器异步二进制加法计数器原理图异步二进制加法计数器原理图 7.4.1 异步二进制计数器7.4 二进制计数器2.异步二进制减法计数器由由JK触发器组成的异步二进制减法计数器触发器组成的异步二进制减法计数器 7.4.1 异步二进制计数器7.4 二进制计数器3.计数器逻辑功能的
8、分析与表示方法描述它们的逻辑功能呢?描述计数器逻辑功能的方法有:逻辑图、方程式（包括驱动方程、状态方程、输出方程）、状态表（真值表）、工作波形（时序图）、状态图等。它们之间互有联系，各自从不同的侧面反映了计数器的逻辑功能。7.4.2 同步二进制计数器 7.4 二进制计数器 1.同步二进制加法计数器同步二进制加法计数器同步二进制加法计数器 7.4.2 同步二进制计数器 7.4 二进制计数器 2.同步二进制减法计数器 7.4.2 同步二进制计数器 7.4 二进制计数器 3.环形计数器 7.4.2 同步二进制计数器 7.4 二进制计数器 4.扭环计数器 7.5.1 同步十进制加法计数器7.5 十进制
9、计数器 7.5.2 同步十进制减法计数器7.5 十进制计数器7.6.1 集成异步计数器74LS2907.6 集成计数器及其功能扩展 1.电路结构7.6.1 集成异步计数器74LS2907.6 集成计数器及其功能扩展 2.电路功能（1）异步置9（2）异步清零（3）计数3.功能扩展 可实现任意进制计数7.6.2 同步集成计数器74LS1617.6 集成计数器及其功能扩展 1.电路结构4位同步二进制计数器位同步二进制计数器74LS161的逻辑图的逻辑图7.6.2 同步集成计数器74LS1617.6 集成计数器及其功能扩展 2.电路功能 3.功能扩展 用现有的M进制集成计数器构成N进制计数器时，如果M
10、N，则只需一片M进制计数器;如果MN，则要用多片M进制计数器。7.7.1 寄存器 7.7 寄存器和移位寄存器寄存器是一个重要的数字部件，可以用来存放数据、信息等。一个触发器可以存储一位二进制代码，n个触发器组成的寄存器可以存放n位二进制代码。它常用于数字系统和数字计算机中。7.7.1 寄存器 7.7 寄存器和移位寄存器1.电路结构D触发器组成的四位寄存器触发器组成的四位寄存器7.7.1 寄存器 7.7 寄存器和移位寄存器2.工作原理当异步复位端加入低电平信号时，寄存器清零，使Q3 Q2 Q1 Q0=0000。在往寄存器中寄存数据或代码之前，必须先将寄存器清零，否则有可能出错。7.7.2 移位寄
11、存器 7.7 寄存器和移位寄存器1.单向移位寄存器（1）电路结构D触发器组成的四位移位寄存器触发器组成的四位移位寄存器7.7.2 移位寄存器 7.7 寄存器和移位寄存器1.单向移位寄存器（2）工作原理假设移位寄存器的初始状态为0000，现将数码1101从高位到低位依次送到DI 端，经过四个时钟脉冲后，并行输出端Q3 Q2 Q1 Q0 的状态变为1101，实现了串行输入并行输出的转换。再经过四个时钟脉冲后，串行输出端依次输出1101，实现了串行输入串行输出。7.7.2 移位寄存器 7.7 寄存器和移位寄存器2.双向移位寄存器（1）电路结构双向移位寄存器双向移位寄存器74LS194逻辑图逻辑图7.7.2 移位寄存器 7.7 寄存器和移位寄存器2.双向移位寄存器（2）工作原理 双向移位寄存器74LS194的功能 异步清零 保持 并行置数 右移 左移本章小结本章小结1、触发器是时序逻辑电路的基本单元电路，它与门电路结合可构成具有各种功能的时序逻辑电路。2、同一电路结构的触发器可以实现不同的逻辑功能，同一逻辑功能可以用不同结构的触发器来实现。3、常见的时序逻辑电路有寄存器、移位寄存器、计数器等。4、寄存器属于较简单的时序电路，有送数控制端和数据输入端，用于寄存二进制代码。移位寄存器有串行输入输出端、并行输出端和移位脉冲端，可实现数据的移位等功能。
