1、第1章 Verilog HDL数字设计综述 1.1 电子系统设计技术的发展 1.2 数字系统典型设计流程 1.3 HDL语言的发展、特点与应用 1.4 Quartus II概述 1.5 硬件描述语言的发展趋势 1.6 小结 1.1 电子系统设计技术的发展电子系统设计技术的发展 图图1-1 1-1 理想的自顶向设计流程理想的自顶向设计流程1.2 数字系统典型设计流程数字系统典型设计流程 图图1-2 1-2 用用EDAEDA工具设计数字系统的流程工具设计数字系统的流程1.2 数字系统典型设计流程数字系统典型设计流程 图图1-3 FPGA1-3 FPGA的的EDAEDA开发流程开发流程1.2 数字系
2、统典型设计流程数字系统典型设计流程 1.1.设计输入设计输入2.2.综合综合3.3.布线布局（适配）布线布局（适配）4.4.仿真仿真5.5.下载和硬件测试下载和硬件测试1.3 HDL语言的发展、特点与应用语言的发展、特点与应用常见的常见的2 2种种HDLHDL语言：语言：1.Verilog HDL1.Verilog HDL2.VHDL2.VHDL1.3 HDL语言的发展、特点与应用语言的发展、特点与应用图图 1-4 Verilog HDL1-4 Verilog HDL与与VHDLVHDL建模能力的比较建模能力的比较1.4 Quartus II概述概述图图1-5 Quartus II1-5 Qu
3、artus II设计流程设计流程1.5 硬件描述语言的发展趋势硬件描述语言的发展趋势 数字电路速度和复杂性正在迅速地增长，这就要求数字电路速度和复杂性正在迅速地增长，这就要求设计者从更高的抽象层次对电路进行描述。设计者从更高的抽象层次对电路进行描述。设计过程中人为参与进行优化的方法（如在设计过程中人为参与进行优化的方法（如在RTL描述描述中嵌入门级描述）经常被设计者采用。中嵌入门级描述）经常被设计者采用。系统级设计采用的另一种技术是采用自上而下的方系统级设计采用的另一种技术是采用自上而下的方法的同时，结合自下而上的方法。法的同时，结合自下而上的方法。IP在在EDA技术和开发中越来越重要技术和开
4、发中越来越重要。1.6 小结小结在本章，我们讨论了以下知识点：数字系统设计方法包括自顶向下的设计和自下而上的设计，其中自顶向下的设计流程日趋流行。用EDA工具设计数字系统的流程包括设计输入、功能仿真、逻辑综合、布局布线（适配）、时序仿真、物理实现等几个步骤。利用EDA技术进行数字系统设计，最后实现的目标主要有以下2种：集成芯片IC、具有特定功能的FPGA。硬件描述语言HDL是EDA技术的重要组成部分，常见的HDL主要有VHDL、Verilog HDL。Quartus II是Altera提供的FPGA/CPLD开发集成环境，Altera是世界最大的可编程逻辑器件供应商之一。Quartus II在
5、21世纪初推出，是Altera前一代FPGA/CPLD集成开发环境MAX+plus II的更新换代产品，其界面友好，使用便捷。P12 T1、2、3、4作业作业第2章 Verilog HDL基本概念 2.1编写并运行一个简单的Verilog HDL语言程序 2.2 层次建模 2.3 Verilog HDL语言的数据类型及常量和变量 2.4 编译预处理 2.5 小结 2.1编写、运行一个简单的编写、运行一个简单的Verilog HDL语言程序语言程序1.编写一个简单的Verilog HDL语言程序 2.Verilog HDL语言程序开发环境QuartusII6.0 编写一个简单的编写一个简单的Ve
6、rilog HDL语言程序语言程序【例2-1】实现一个二选一多路选择器module mux21a(a,b,s,y);input a,b,s;output y;assign y=s?b:a;/实现二选一功能endmodule01abysy0或或:module mux21a(input a,b,s,output y);assign y=s?b:a;/实现二选一功能实现二选一功能endmodule例例2-1说明说明（1）module和endmodule是Verilog HDL语言的关键字，用来说明模块。Verilog HDL程序是由模块构成的。每个模块的内容都是嵌在module和endmodule两
7、个语句之间。（2）input和output 是Verilog HDL语言的关键字，用来说明模块的端口属性。端口属性有三种，为input、output和inout，分别为输入、输出、输入输出属性。每个模块要进行端口列表声明，说明这些端口的输入、输出属性。（3）assign是Verilog HDL语言的关键字，用来说明模块内部信号的连接关系。语句assign y=s?b:a;的功能是：当s=1时，y=b；当s=0时，y=a。Verilog HDL语言程序开发环境语言程序开发环境 QuartusII QuartusII设计流程设计流程 1 1创建工程准备工作创建工程准备工作 图图2-2-2 2 选择
8、编辑文件及其语言类型选择编辑文件及其语言类型QuartusIIQuartusII设计流程设计流程 1 1创建工程准备工作创建工程准备工作 图图2-2-3 3键入源程序并存盘键入源程序并存盘QuartusIIQuartusII设计流程设计流程2.2.创建工程创建工程 图图2-4 选择创建新工程选择创建新工程QuartusIIQuartusII设计流程设计流程2.2.创建工程创建工程 图图2-5 2-5 工程位置、工程名称、顶层模块名工程位置、工程名称、顶层模块名QuartusIIQuartusII设计流程设计流程2.2.创建工程创建工程 图图2-62-6 将所有相关的文件都加入进此工程将所有相关
9、的文件都加入进此工程 QuartusIIQuartusII设计流程设计流程2.2.创建工程创建工程图图2-72-7 选择目标选择目标FPGAFPGA器件器件QuartusIIQuartusII设计流程设计流程2.2.创建工程创建工程图图2-82-8 选择第三方工具选择第三方工具QuartusIIQuartusII设计流程设计流程2.2.创建工程创建工程图图2-9 2-9 使用使用modelsimmodelsim作为仿真工作的设置作为仿真工作的设置 QuartusIIQuartusII设计流程设计流程2.2.创建工程创建工程图图2-102-10 工程层次界面和设计文件界面工程层次界面和设计文件界
10、面QuartusIIQuartusII设计流程设计流程3 3编译设置编译设置 图图2-112-11 设置对话框设置对话框QuartusIIQuartusII设计流程设计流程3 3编译设置编译设置 图图2-12 2-12 DeviceDevice设置对话框设置对话框QuartusIIQuartusII设计流程设计流程3 3编译设置编译设置 图图2-132-13 选择配置器件的工作方式选择配置器件的工作方式 QuartusIIQuartusII设计流程设计流程3 3编译设置编译设置 图图2 2-1414 选择配置器件和编程方式选择配置器件和编程方式 QuartusIIQuartusII设计流程设计
11、流程3 3编译设置编译设置 图图2-152-15 未用管脚设置未用管脚设置QuartusIIQuartusII设计流程设计流程3 3编译设置编译设置 图图2-162-16 编译进度编译进度QuartusIIQuartusII设计流程设计流程3 3编译设置编译设置 图图2-172-17 全程编译后出现报错信息全程编译后出现报错信息QuartusIIQuartusII设计流程设计流程3 3编译设置编译设置 图图2-182-18 全程编译成功后的汇总信息全程编译成功后的汇总信息4 4仿真仿真 图图2-192-19 选择选择Vector waveform fileVector waveform fil
12、e界面界面QuartusII设计流程设计流程4 4仿真仿真 图图2-20 2-20 仿真测试向量波形文件仿真测试向量波形文件QuartusII设计流程设计流程4 4仿真仿真 图图2-212-21 仿真波形信号设置仿真波形信号设置QuartusII设计流程设计流程4 4仿真仿真 图图2-22 2-22 加入了待观察信号加入了待观察信号的的波形图波形图QuartusII设计流程设计流程4 4仿真仿真 QuartusII设计流程设计流程图图2-23 2-23 设置设置仿真时间最小间隔仿真时间最小间隔4 4仿真仿真 QuartusII设计流程设计流程图图2-24 2-24 设置设置仿真时间长度仿真时间
13、长度4 4仿真仿真 QuartusII设计流程设计流程图图2-252-25 设置好的激励波形图设置好的激励波形图4 4仿真仿真 QuartusII设计流程设计流程图图2-26 2-26 功能仿真设置界面功能仿真设置界面4 4仿真仿真 QuartusII设计流程设计流程图图2-272-27 功能仿真波形输出功能仿真波形输出 4 4仿真仿真 QuartusII设计流程设计流程图图2-28 2-28 时序仿真设置界面时序仿真设置界面4 4仿真仿真 QuartusII设计流程设计流程图图2-292-29 时序仿真波形输出时序仿真波形输出 5 5引脚锁定引脚锁定 QuartusII设计流程设计流程图图2
14、-302-30 引脚锁定对话框图引脚锁定对话框图6 6把程序下载到硬件上进行测试把程序下载到硬件上进行测试 QuartusII设计流程设计流程图图2-32-31 1 设置设置USBUSB硬件端口硬件端口6 6把程序下载到硬件上进行测试把程序下载到硬件上进行测试 QuartusII设计流程设计流程图图2-32-32 2 下载界面下载界面6 6把程序下载到硬件上进行测试把程序下载到硬件上进行测试 QuartusII设计流程设计流程图图2-32-33 3 选择下载文件选择下载文件2.2 层次建模层次建模 abcosoabcosoabch_adder:u1or2a:u2ainbincincoutsum
15、h_adder:u0图图2-32-34 4 全加器全加器f_adderf_adder电路图电路图2.2 层次建模层次建模【例2-3】实现一个1位全加器/*以下为全加器顶层模块*/module f_adder(ain,bin,cin,cout,sum);output cout,sum;input ain,bin,cin;wire ain,bin,cin,cout,sum;wire d,e,f;h_adder u0(ain,bin,d,e);h_adder u1(e,cin,f,sum);or2a u2(d,f,cout);endmoduleabcosoabcosoabch_adder:u1or2
16、a:u2ainbincincoutsumh_adder:u02.2 层次建模层次建模【例2-3】实现一个1位全加器/*以下为半加器模块*/module h_adder(a,b,co,so);output co,so;input a,b;wire a,b,co,so,bbar;and and2(co,a,b);not not1(bbar,b);xnor xnor2(so,a,bbar);endmodule/*以下为或门模块*/module or2a(a,b,c);output c;input a,b;wire a,b,c;assign c=a|b;endmodule and2xnor2abcos
17、o图图2-32-35 5 半加器半加器h_adderh_adder电路图电路图2.2 层次建模层次建模 图图2-36 2-36 一位全加器功能仿真波形一位全加器功能仿真波形2.2 层次建模层次建模 图图2-32-37 7 自顶向下设计方法自顶向下设计方法2.2 层次建模层次建模 图图2-32-38 8 自底向上设计方法自底向上设计方法2.2 层次建模层次建模 图图2-42-41 1 全加器的设计层次全加器的设计层次模块实例化与端口关联模块实例化与端口关联 在模块实例化中，可以使用两种方法将模块定义的端口与外部在模块实例化中，可以使用两种方法将模块定义的端口与外部环境中的信号连接起来：位置关联法
18、和名称关联法环境中的信号连接起来：位置关联法和名称关联法。(1)(1)位置关联位置关联 h_adder u0(ain,bin,d,e);h_adder u1(e,cin,f,sum);or2a u2(d,f,cout);(2)(2)名称关联名称关联 h_adder u0(.a(ain),.b(bin),.co(d),.so(e);/替换替换h_adder u0(ain,bin,d,e);h_adder u1(.a(e),.b(cin),.co(f),.so(sum);/替换替换h_adder u1(e,cin,f,sum);or2a u2(.a(d),.b(f),.c(cout);/替换替换o
19、r2a u2(d,f,cout);2.3 Verilog HDL语言的数据类语言的数据类型及常量和变量型及常量和变量 1.变量及其数据类型 2.常量及其数据类型 变量及其变量及其数据类型数据类型 表2-1 四值逻辑逻辑值硬件电路中的条件0逻辑0，条件为假1逻辑1，条件为真x逻辑值不确定z高阻，浮动状态Wire类型类型wire型信号的格式如下：wire n-1:0 数据名数据名1,数据名数据名2,数据名数据名i;/共有i条总线，每条总线内有n条线路或或 wire n:1 数据名数据名1,数据名数据名2,数据名数据名i;例：例：wire a;/定义了一个1位的wire型数据wire 7:0 b;/
20、定义了一个8位的wire型数据wire 4:1 c,d;/定义了二个4位的wire型数据register类型类型 reg型数据的格式如下：型数据的格式如下：reg n-1:0 数据名数据名1,数据名数据名2,数据名数据名i;或或 reg n:1 数据名数据名1,数据名数据名2,数据名数据名i;例：例：reg rega;/定义了一个1位的名为rega的reg型数据reg 3:0 regb;/定义了一个4位的名为regb的reg型数据reg 4:1 regc,regd;/定义了两个4位的名为regc和regd的reg型数据register类型类型【例例2-4】二选一数据选择器示例二选一数据选择器示
21、例module mux21a(a,b,s,y);input wire a,b,s;output reg y;always(a,b,s)if(s=1)y=b;else y=a;endmoduleinteger类型类型整数是一种通用的寄存器数据类型，用整数是一种通用的寄存器数据类型，用于对数据进行操作，使用关键字于对数据进行操作，使用关键字integer进行声明。进行声明。整数的默认位宽为整数的默认位宽为32位。位。通常，声明为通常，声明为reg类型的寄存器变量为无类型的寄存器变量为无符号数，而整数类型的寄存器变量则为符号数，而整数类型的寄存器变量则为有符号数有符号数 向量类型向量类型 向量通过向
22、量通过MSB:LSB进行说明，方括进行说明，方括号中左边的数总是代表向量的最高有效号中左边的数总是代表向量的最高有效位。位。例如：例如：wire0:31 addr;reg7:0 data;定义了向量定义了向量addr和和data，则向量，则向量addr的的最高有效为它的第最高有效为它的第0位，向量位，向量data的最高的最高有效为它的第有效为它的第7位。位。一个使用多种数据类型的程序片断一个使用多种数据类型的程序片断【例例2-5】一个使用多种数据类型的程序片断一个使用多种数据类型的程序片断integer M;reg3:0A;reg7:0B;initialbeginM=-1;/M为为32位整数，
23、采用补码形式存放，补码形位整数，采用补码形式存放，补码形式为式为32个个1A=M;/A为为4位无符号数，截取位无符号数，截取M的低的低4位赋给位赋给A：1111B=A;/B为为8位无符号数，将位无符号数，将A零扩展后送给零扩展后送给B：00001111B=A+14 /B为为29：11101A=A+14;/A+14为为29，截取低截取低4位送给位送给A：1101end memory类型类型 Verilog HDL通过对通过对reg型变量建立数组来型变量建立数组来对存储器建模，可以描述对存储器建模，可以描述RAM型存储器、型存储器、ROM型存储器、寄存器文件。型存储器、寄存器文件。数组中的每一个单
24、元通过一个数组索引数组中的每一个单元通过一个数组索引进行寻址。进行寻址。在在Verilog中没有多维数组存在。中没有多维数组存在。memory类型类型 【例例2-6】存储器建模存储器建模module rom(clk,rst,rd,data,addr);input clk,rst,rd;/rd读使能信号读使能信号input2:0 addr;/建立的存储器有建立的存储器有8个地址空间个地址空间output reg7:0 data;/数据是数据是8位的位的reg7:0 memory0:7;/8 x 8位数据的存储器位数据的存储器always(posedge clk,posedge rst)if(rs
25、t)begin:init /该顺序块用于初始化该顺序块用于初始化ROM值值memory0=8b0000_0001;memory1=8b0000_0010;memory2=8b0000_0100;memory3=8b0000_1000;memory4=8b0001_0000;memory5=8b0010_0000;memory6=8b0100_0000;memory7=8b1000_0000;end else begin:read /该顺序块用于读取该顺序块用于读取ROM值值if(rd)data=memoryaddr;endendmodule 常量及其常量及其数据类型数据类型 数字声明数字声明在
26、Verilog HDL中，整型常量即整常数有以下四种进制表示形式：二进制整数(b或B)、十进制整数(d或D)、十六进制整数(h或H)和八进制整数(o或O)。数字表达方式有以下三种:，这是一种全面的描述方式。，在这种描述方式中，数字的位宽采用缺省位宽(这由具体的机器系统决定，但至少为32位)。，在这种描述方式中，进制缺省为十进制。常量及其常量及其数据类型数据类型 x和和z值值在数字电路中，x代表不定值，z代表高阻值。一个x可以用来定义十六进制数的四位二进制数的状态，八进制数的三位，二进制数的一位。z的表示方式同x类似。z还有一种表达方式是可以写作“?”。常量及其常量及其数据类型数据类型 负数负数
27、一个数字可以被定义为负数，只需在位宽表达式前加一个减号，减号必须写在数字定义表达式的最前面。注意减号不可以放在位宽和进制之间，也不可以放在进制和具体的数之间。见下例:-8d4/这个表达式代表4的补数（用八位二进制数表示)8d-4/非法格式 常量及其常量及其数据类型数据类型 下划线下划线下划线可以用来分隔开数的表达，以提高程序可读性。但不可以用在位宽和进制处,只能用在具体的数字之间。见下例:16b1010_1011_1111_1010 /合法格式8b_0011_1010 /非法格式当常量不说明位数时，默认值是32位。例：1032d1032b10101=32d1=32b1-1=-32d1=32hF
28、FFFFFFFBX=32BX=32HXXXXXXXX常量及其常量及其数据类型数据类型 参数参数(parameter)型型在Verilog HDL中用parameter来定义常量，即用parameter定义一个标识符来代表一个常量，称为符号常量，即标识符形式的常量，采用标识符代表一个常量可提高程序的可读性和可维护性。parameter型数据是一种常数型的数据，其说明格式如下：parameter参数名参数名1表达式，参数名表达式，参数名2表达式表达式,，参参数名数名n表达式表达式;设计参数型设计参数型N位加法器位加法器【例2-7】设计参数型N位加法器module add_N(X,Y,sum,co)
29、;parameter N=4;input N-1:0 X,Y;output N-1:0 sum;output co;assign co,sum =X+Y;endmodule/16位加法器只需要调用参数型N位加法器即可module add_16(X,Y,s,c);input 15:0 X,Y;output 15:0 s;output c;add_N#(16)add16(X,Y,s,c);endmodule/8位加法器只需要调用参数型N位加法器即可module add_8(X,Y,s,c);input 7:0 X,Y;output 7:0 s;output c;add_N add8(X,Y,s,c
30、);defparam add8.N=8;endmodule2.4 编译预处理编译预处理 1.宏定义 define 2.“文件包含”处理include 宏定义应用举例宏定义应用举例【例2-8】宏定义应用举例define M 3+2module macro_ex(x,y);input3:0 x;output5:0 y;assign y=M*x;endmodule 文件包含示例文件包含示例【例2-9】文件包含示例文件one.vdefine aa a+bdefine cc c+aa文件 two.vinclude one.vmodule two(a,b,cout);input a,b,c;output
31、out;assign out=cc;endmodule define aa a+bdefine cc c+aamodule two(a,b,cout);input a,b,c;output out;assign out=cc;endmodule2.5 小结小结在本章，我们讨论了以下知识点：Verilog HDL程序是由模块构成的。每个模块的内容都是嵌在module和endmodule两个语句之间。每个模块实现特定的功能。详细讨论了数字电路设计中两种基本的设计方法：自底向上和自顶向下设计方法。模块实例化是实现自顶向下设计的一种重要途径。模块实例化是可以多层次的，一个调用了较低层次模块的模块，可以
32、被更高层次的模块调用。在模块实例化中，可以使用两种方法将模块定义的端口与外部环境中的信号连接起来：位置关联法和名称关联法。数据类型是用来表示数字电路硬件中的数据储存和传送元素的，其中reg型、wire型、integer型、parameter型是几个最基本的数据类型。Verilog HDL语言中也有常量和变量之分，它们分别属于以上这些类型。通过使用参数，用户可以更加灵活地对模块进行说明。用户不但可以根据参数来定义模块，还可以方便地通过参数值重定义来改变模块的行为。编译预处理命令以符号“”开头，其有效作用范围为定义命令之后到本文件结束或到其它命令定义替代该命令之处。本章重点介绍了两种常用的预编译命
33、令：define和include。P42 T1、2、3、4、5作业作业第3章 Verilog HDL常用建模方法 3.1 建模方法引例 3.2 结构化形式建模 3.3 数据流级建模 3.4 行为级建模 3.5 小结3.1 建模方法引例建模方法引例【例3-1】设计实现一个3人判决电路，当3个人中有2人或者超过2个人同意，则表决结果为通过；否则表决结果不通过。3.1 建模方法引例建模方法引例 第一步：理解题意 设a，b，c分别代表3个人，同意用1表示，不同意用0表示，y代表表决结果，1表示通过，0表示不通过。根据题意有，当a，b，c三个中有2个为1，或者3个均为1时，y为1，否则y为0。第二步：根
34、据题意，列真值表abcy000000100100011110001011110111113.1 建模方法引例建模方法引例n 第三步：根据真值表，列输出方程：y=abc+abc+abc+abcn 第四步：化简方程，可以采用代数化简法或者卡诺图化简法 化简后的方程为：y=ab+bc+ca000101111000010111abcy3.1 建模方法引例建模方法引例n 第五步：根据化简后的方程画出电路图abbccaWideOr0abyc3.1 建模方法引例建模方法引例【例3-2】对应于步骤一的Verilog建模module decision_1(a,b,c,y);input a,b,c;output
35、reg y;always(a,b,c)if(a&b=1)|(b&c=1)|(c&a=1)|(a&b&c=1)y=1;else y=0;endmodule y1y3y5y7y8y9abcy3.1 建模方法引例建模方法引例【例3-3】对应于步骤二的Verilog建模module decision_2(a,b,c,y);input a,b,c;output reg y;always(a,b,c)case(a,b,c)3b000:y=0;3b001:y=0;3b010:y=0;3b011:y=1;3b100:y=0;3b101:y=1;3b110:y=1;3b111:y=1;endcaseendmod
36、uleIN2.0OUT7.0DECODERWideOr0cyabDecoder03.1 建模方法引例建模方法引例【例3-4】对应于步骤三的Verilog建模module decision_3(a,b,c,y);input a,b,c;output y;assign y=(a&b&c)|(a&b&c)|(a&b&c)|(a&b&c);endmodulealways00always02always04always06abcyalways053.1 建模方法引例建模方法引例【例3-5】对应于步骤四的Verilog建模module decision_4(a,b,c,y);input a,b,c;out
37、put y;assign y=(a&b)|(b&c)|(c&a);endmodule3.1 建模方法引例建模方法引例【例3-6】对应于步骤五的Verilog建模module decision_5(a,b,c,y);input a,b,c;output y;/assign y=(a&b)+(b&c)+(c&a);/assign y=a&b+b&c;and(ab,a,b),(bc,b,c),(ca,c,a);or(y,ab,bc,ca);endmodule3.1 建模方法引例建模方法引例图3-6 功能仿真波形3.2 结构化形式建模结构化形式建模 1.门级建模 2.用户自定义原语门级建模门级建模（1
38、）与/或门类（2）缓冲/非门类门级建模门级建模【例3-7】利用双输入端的nand门，编写自己与门（my_and）、或门（my_or）、非门（my_not）、异或门（my_xor）。module my_and(a,b,y);/用两个nand门input a,b;output y;wire nandab;nand(nandab,a,b),(y,nandab,nandab);endmodulemodule my_or(a,b,y);/用三个nand门input a,b;output y;wire nandaa,nandbb;nand(nandaa,a,a),(nandbb,b,b),(y,nanda
39、a,nandbb);endmodulemodule my_not(a,y);/用一个nand门input a;output y;nand(y,a,a);endmodulemodule my_xor(a,b,y);/用四个nand门实现异或门input a,b;output y;wire andab,c,d;nand(andab,a,b),(c,andab,a),(d,andab,b),(y,c,d);endmodule用户自定义原语用户自定义原语【例3-8】表示组合逻辑的UDP举例：一位全加器/全加器进位实现部分primitive U_ADD_C (CO,A,B,CI);output CO;i
40、nput A,B,CI;table /A B CI:CO 1 1?:1;1?1:1;?1 1:1;0 0?:0;0?0:0;?0 0:0;endtableendprimitive/全加器求和实现部分primitive U_ADD_S(S,A,B,CI);output S;input A,B,CI;table /A B CI :S 0 0 0 :0;0 0 1 :1;0 1 0 :1;0 1 1 :0;1 0 0 :1;1 0 1 :0;1 1 0 :0;1 1 1 :1;endtableendprimitive 用户自定义原语用户自定义原语/调用上述两个UDP的全加器模块module U_AD
41、D(SUM,CO,a,b,ci);input a,b,ci;output SUM,CO;U_ADD_S U1(SUM,a,b,ci);U_ADD_C U2(CO,a,b,ci);endmoduleABCISABCICOU_ADD_S:U1U_ADD_C:U2SUMCOabci用户自定义原语用户自定义原语【例3-9】表示时序逻辑的UDP举例：D触发器primitive d_edge_ff(q,clk,data);output q;input clk,data;reg q;table/clk dat state next(01)0 :?:0;(01)1 :?:1;/时钟下降沿(?0)?:?:-;/
42、时钟稳定时忽略data变化?(?):?:-;endtableendprimitiveDENAQPRECLRcomb0qdataclk3.3 数据流级建模数据流级建模 1.连续赋值语句 2.运算符类型连续赋值语句连续赋值语句【例3-10】使用数据流建模，实现一位半加器。module adder_half(ain,bin,sum,co);input ain,bin;output sum,co;assign co,sum=ain+bin;endmoduleinputoutputainbinsumco0000011010101101运算符类型运算符类型运算符类型运算符执行的操作操作数的个数运算符类型运
43、算符执行的操作操作数的个数算术*乘2关系大于2/除2=大于等于2+加2=小于等于2-减2=等于2逻辑!逻辑反1!=不等于2&逻辑与2缩减&缩减与1|逻辑或2&缩减与非1按位按位求反1|缩减或1&按位与2|缩减或非1|按位或2缩减异或1按位异或2缩减同或1按位同或2位拼接拼接任意移位右移2条件?:条件3算术运算符算术运算符【例3-11】算术运算符示例module arith(a,b,add,sub,mul,div,mod,pow);input7:0 a,b;output7:0 add,sub,mul,div,mod,pow;assign add=a+b,sub=a-b,mul=a*b,div=a
44、/b,mod=a%b,pow=a*4;endmodule关系运算符关系运算符关系运算符包括：大于（）、小于（=）、小于等于（=）、等于（=）、不等于（!=）。逻辑运算符逻辑运算符ab!a!ba&ba|b真真假假真真真假假真假真假真真假假真假假真真假假按位运算符按位运算符按位与01按位或01按位取反结果0000010110111110按位异或01按位同或01001010110101缩减运算符缩减运算符缩减运算符包括：缩减与（&）、缩减与非（&）、缩减或（|）、缩减或非（|）、缩减异或（）、缩减同或（，）。缩减运算符是单目运算符，也有与、或、非运算。其与、或、非运算规则类似于位运算符的与、或、非运
45、算规则，但其运算过程不同。条件运算符条件运算符【例3-12】试用条件运算符来实现一个四选一多路选择器。module mux4to1(out,condition1,condition2,in1,in2,in3,in4);output out;input in1,in2,in3,in4;input condition1,condition2;assign out=(condition1)?(condition2?in1:in2):(condition2?in3:in4);endmodule 移位运算符移位运算符【例3-13】采用移位运算符实现两个3位数的乘法。module mul_3bit(a,b
46、,mul);input 2:0 a,b;output5:0 mul;wire5:0 mul1,mul2,mul3;assign mul=mul3;assign mul1=b0?a:0;assign mul2=b1?(mul1+(a1):mul1;assign mul3=b2?(mul2+(a2):mul2;endmodule 位拼接运算符位拼接运算符a,b3:0,w,3b101 /等价于a,b3,b2,b1,b0,w,1b1,1b0,1b11,1 /64位，从右边数第0位为1，第32位为1，其余位均为04w /等价于w,w,w,wb,3a,b /等价于b,a,b,a,b,a,b优先级别优先级别
47、3.4 行为级建模行为级建模 1.结构化过程语句always 2.过程赋值语句 3.块语句 4.条件语句 5.多路分支语句 6.循环语句 7.任务和函数语句结构化过程语句结构化过程语句always【例3-15】使用always语句描述D触发器module mydff(q,clk,d);input clk,d;output q;reg q;always(posedge clk)q=d;endmodule过程赋值语句过程赋值语句【例3-16】阻塞赋值方式描述的移位寄存器1module block1(Q0,Q1,Q2,D,clk);output Q0,Q1,Q2;input clk,D;reg Q0
48、,Q1,Q2;always(posedge clk)begin/注意赋值语句的顺序Q2=Q1;Q1=Q0;Q0=D;endendmoduleDENAQPRECLRDENAQPRECLRDENAQPRECLRQ0reg0Q1reg0Q2reg0Q0Q1Q2Dclk过程赋值语句过程赋值语句【例3-17】阻塞赋值方式描述的移位寄存器2module block2(Q0,Q1,Q2,D,clk);output Q0,Q1,Q2;input clk,D;reg Q0,Q1,Q2;always(posedge clk)begin /该句与下句的顺序与例3-16 颠倒Q1=Q0;Q2=Q1;Q0=D;ende
49、ndmoduleDENAQPRECLRDENAQPRECLRDENAQPRECLRQ0reg0Q1reg0Q2reg0Q0Q1Q2Dclk过程赋值语句过程赋值语句【例3-18】阻塞赋值方式描述的移位寄存器3module block3(Q0,Q1,Q2,D,clk);output Q0,Q1,Q2;input clk,D;reg Q0,Q1,Q2;always(posedge clk)beginQ0=D;/3 条赋值语句的顺序与例3-16完全颠倒Q1=Q0;Q2=Q1;endendmodule过程赋值语句过程赋值语句【例3-19】非阻塞赋值方式描述的移位寄存器1module non_block1
50、(Q0,Q1,Q2,D,clk);output Q0,Q1,Q2;input clk,D;reg Q0,Q1,Q2;always(posedge clk)beginQ1=Q0;Q2=Q1;Q0=D;endendmodule【例3-20】非阻塞赋值方式描述的移位寄存器2module non_block2(Q0,Q1,Q2,D,clk);output Q0,Q1,Q2;input clk,D;reg Q0,Q1,Q2;always(posedge clk)beginQ0=D;/3 条赋值语句的顺序与例3-19完全颠倒Q2=Q1;Q1=Q0;endendmodule块语句块语句【例3-21】完成以下
