1、第十四章 版图设计8/11/20228/11/20228/11/2022共85页3 微电子工艺流程简介主要介绍N阱CMOS工艺流程，用到的wafer是p型衬底，要用nWELL来构建p沟器件，而n型MOS管就构建在p衬底上。8/11/2022共85页4第一张mask定义为n-wellmask离子注入：制造nwell。8/11/2022共85页5第二张mask定义为active mask。有源区用来定义管子的栅以及允许注入的p型或者n型扩散的源漏区。8/11/2022共85页6第三张mask为poly mask：包含了多晶硅栅以及需要腐蚀成的形状。8/11/2022共85页7第四张mask定义为n
2、mask，用来定义需要注入n的区域。8/11/2022共85页8第五张mask是pmask。p在Nwell中用来定义PMOS管。8/11/2022共85页9第六张mask就是定义接触孔。腐蚀SiO2到需要接触的层的表面。其次要能够使金属接触到扩散区或者多晶硅区。8/11/2022共85页10第七张mask就是金属1（metal1）。需要选择性刻蚀出电路所需要的连接关系。0.35umCMOS的工艺层8/11/2022Fig.MET5&MVIA5 patternP-subNWELLPWELLN-PKTP-PKTP-N-N+STIP+PETEOSTiSi2SiNUSGPSGWTi/TiNWWMET1
3、MVIA1MET2MET3MET4MVIA2MVIA3MVIA4IMD2IMD3IMD4IMD1SiNPSGMET5Pad版图设计版图版图(Layout)它包含了集成电路尺寸、各层拓扑定义等器件相关的物理信息数它包含了集成电路尺寸、各层拓扑定义等器件相关的物理信息数据。据。设计规则是如何向电路设计及版图设计工程师精确说明工艺线的加工能力，设计规则是如何向电路设计及版图设计工程师精确说明工艺线的加工能力，就是设计规则描述的内容。就是设计规则描述的内容。包括几何设计规则、电学设计规则、布线规则包括几何设计规则、电学设计规则、布线规则。设计规则是各集成电路制造厂家根据本身的工艺特点和技术水平而制定的
4、。设计规则是各集成电路制造厂家根据本身的工艺特点和技术水平而制定的。因此不同的工艺，就有不同的设计规则。因此不同的工艺，就有不同的设计规则。掩膜上的图形决定着芯片上器件或连接物理层的尺寸。因此版图上的几何图掩膜上的图形决定着芯片上器件或连接物理层的尺寸。因此版图上的几何图形尺寸与芯片上物理层的尺寸直接相关形尺寸与芯片上物理层的尺寸直接相关。8/11/2022 版图几何设计规则版图几何设计规则 版图设计规则：是指为了保证电路的功能和一定的成品率而提出的一版图设计规则：是指为了保证电路的功能和一定的成品率而提出的一组最小尺寸，如最小线宽、最小可开孔、线条之间的最小间距。组最小尺寸，如最小线宽、最小
5、可开孔、线条之间的最小间距。设计规则反映了性能和成品率之间可能的最好的折衷。规则越保守，设计规则反映了性能和成品率之间可能的最好的折衷。规则越保守，能工作的电路就越多能工作的电路就越多(即成品率越高即成品率越高)。描述几何设计规则的方法：微米规则和描述几何设计规则的方法：微米规则和规则规则。8/11/2022层次与层次标记 把设计过程抽象成若干易于处理的概念性版图层次，这些层次代表线路转换成硅芯片时所必需的掩模图形。层次表示 含义 标示图 Nwell N阱层 Active N+或P+有源区层 Poly 多晶硅层 Contact 接触孔层 Metal 金属层 Pad 焊盘钝化层 8/11/202
6、28/11/20228/11/2022N阱设计规则8/11/2022编号描 述尺寸(m)目的与作用1.1N阱最小宽度10.0保证光刻精度和器件尺寸1.2N阱最小间距10.0防止不同电位阱间干扰1.3N阱内N阱覆盖P+2.0保证N阱四周的场注N区环的尺寸1.4N阱到N阱外N+距离8.0减少闩锁效应P+、N+有源区设计规则8/11/2022编 号描 述尺寸目的与作用2.1P+、N+有源区宽度3.5保证器件尺寸，减少窄沟道效应2.2P+、N+有源区间距3.5减少寄生效应Poly层的设计规则8/11/2022编号描 述尺 寸 目的与作用3.1多晶硅最小宽度3.0保证多晶硅线的必要电导3.2多晶硅间距2
7、.0防止多晶硅联条3.3与有源区最小外间距1.0保证沟道区尺寸3.4多晶硅伸出有源区1.5保证栅长及源、漏区的截断3.5与有源区最小内间距3.0保证电流在整个栅宽范围内均匀流动Contact层的设计规则8/11/2022编 号描 述尺 寸目的与作用4.1接触孔大小2.0 x2.0保证与铝布线的良好接触4.2接触孔间距2.0保证良好接触4.3多晶硅覆盖孔1.0防止漏电和短路4.4有源区覆盖孔1.5防止PN结漏电和短路4.5有源区孔到栅距离1.5防止源、漏区与栅短路4.6多晶硅孔到有源区距离1.5防止源、漏区与栅短路4.7金属覆盖孔1.0保证接触，防止断条Metal层的设计规则8/11/2022编
8、 号描 述尺 寸目的与作用5.1金属宽度2.5保证铝线的良好电导5.2金属间距2.0防止铝条短路Pad层的设计规则8/11/2022编 号描 述尺 寸目的与作用6.1最小焊盘大小90封装、邦定需要6.2最小焊盘边间距80防止信号之间串扰6.3最小金属覆盖焊盘6.0保证良好接触6.4焊盘外到有源区最小距离25.0提高可靠性需要 电学设计规则电学设计规则 电学设计规则给出的是由具体的工艺参数抽象出的电学参电学设计规则给出的是由具体的工艺参数抽象出的电学参数，是电路与系统设计模拟的依据。数，是电路与系统设计模拟的依据。不同的工艺线和工艺流程，电学参数有所不同。不同的工艺线和工艺流程，电学参数有所不同
9、。描述内容：晶体管模型参数、各层薄层电阻、层与层间的描述内容：晶体管模型参数、各层薄层电阻、层与层间的电容等。电容等。几何设计规则是图形编辑的依据，几何设计规则是图形编辑的依据，电学设计规则是分析计电学设计规则是分析计算的依据。算的依据。8/11/2022 完成一个反相器的版图设计8/11/20228/11/20228/11/20228/11/20228/11/20228/11/20228/11/20228/11/20228/11/2022共85页33 版图设计中的相关主题1.Antenna Effect2.Dummy 的设计3.Guard Ring 保护环的设计4.Match的设计8/11/
10、2022共85页34Antenna Effect原因：大片面积的同层金属。导致：收集离子，提高电势。结果：使氧化层击穿。解决如下：8/11/2022共85页35MOS dummy 在MOS两侧增加dummy poly。添加dummy管，可以提供更好的环境一致性。8/11/2022共85页36RES dummy 类似于MOS dummy方法增加dummy，有时会在四周都加上。8/11/2022共85页37CAP dummy8/11/2022共85页38Interconnect 关键走线与左右或上下走线的屏蔽采用相同层或中间层连接VSS来处理。也可增大两者间的间距来减少耦合。8/11/2022共8
11、5页39Guard Ring的设计8/11/2022共85页40深阱guard ring提供深阱工艺（DNW），可以用来有效隔离不同模块间的噪声。这种隔离保护技术只应用在1.8V情况下。且只对NMOS管进行保护。8/11/2022共85页41MOS的match 对于大的宽长比的MOS管，常采用多指结构，降低栅电阻，减少噪声，提高工作的频率。但是过多的fingers则是不利的。8/11/2022共85页42MOS管的对称性 差分对管：8/11/2022共85页43一维中心对称的MOS管layout LEF LEF 文件是cell几何信息库的文件格式，根据LEF文件的信息决定怎样布局，怎样走线，怎
12、样生成通孔等等。由生产厂商提供。由Cadence的工具Virtuoso的Abstract生成。8/11/20228/11/20228/11/20228/11/20228/11/20228/11/2022一个Cell的Abstract8/11/20228/11/2022TLF文件8/11/2022第二部分 自动布局布线8/11/2022 导入文件8/11/2022 放置I/O8/11/2022 加Block8/11/2022 加Ring8/11/20228/11/2022 加 Stripes8/11/2022Place cells8/11/20228/11/2022生成时序文件8/11/2022
13、寄生参数提取8/11/2022时序分析8/11/20228/11/2022 生成时钟树文件8/11/2022调试的方法 insert and delete buffers upsize and downsize cells change cell position 8/11/2022 布线8/11/2022 基本布线方式8/11/2022 布时钟8/11/2022 生成SDF文件8/11/20228/11/20228/11/20228/11/20228/11/2022版图验证-DRC and LVS 1.设计规则检查(DRC)2.版图寄生参数提取(LPE)3.寄生电阻提取(PRE)4.电气规则检查(ERC)5.版图与线路图比较程序(LVS)8/11/20228/11/2022DRC 文件
