电路与电子技术第11章-时序逻辑电路课件.ppt

1、第第1111章章 时序逻辑电路时序逻辑电路1 概述概述 时序时序逻辑电路逻辑电路：输出状态不仅决定于当时的输入状态，输出状态不仅决定于当时的输入状态，触发器触发器(FF)：时序逻辑电路的基本单元时序逻辑电路的基本单元组合组合逻辑电路逻辑电路：输出状态完全由当时的输入变量状态输出状态完全由当时的输入变量状态 而且与电路原来的状态有关，而且与电路原来的状态有关，有记忆功能有记忆功能。决定，与电路的原状态无关。决定，与电路的原状态无关。无记忆功能无记忆功能。1第第1111章章 时序逻辑电路时序逻辑电路 结构结构 由门电路组合而成由门电路组合而成 与门与门 与非门与非门 或门或门 或非门或非门 非门非

2、门 异或门异或门 由触发器、门电路构成由触发器、门电路构成 RSFF JKFF DFF基本单元基本单元 门门电路电路 触发器触发器特点特点 无记忆无记忆功能功能 有记忆有记忆功能功能时钟信号时钟信号 无无时钟信号时钟信号 有有时钟信号时钟信号门门电电路路组合逻辑电路组合逻辑电路时序逻辑电路时序逻辑电路触触发发器器2第第1111章章 时序逻辑电路时序逻辑电路2 双稳态触发器双稳态触发器 触发器触发器稳定工作状态稳定工作状态单稳态触发器单稳态触发器无稳态触发器（多谐振荡器）无稳态触发器（多谐振荡器）双稳态触发器双稳态触发器触发器的分类：触发器的分类：触发器触发器结构结构维持阻塞型触发器维持阻塞型触

3、发器主从型触发器主从型触发器3第第1111章章 时序逻辑电路时序逻辑电路双稳态触发器双稳态触发器 JKFFDFFTFF可可控控 RSFFRSFF逻辑功能逻辑功能基本基本 RSFF4第第1111章章 时序逻辑电路时序逻辑电路一、一、RSFF1.1.基本基本 RSFF由由 2 2 个与非门交叉连接而成个与非门交叉连接而成&QDRDSQ输出端输出端输入端输入端5第第1111章章 时序逻辑电路时序逻辑电路(1)输入输入 =0,=1若原状态：若原状态：10 QQ输出变为：输出变为：DRDSQDRDS01 QQ输出保持：输出保持：若原状态：若原状态：01 QQ01 QQDRDSQ6第第1111章章 时序逻

4、辑电路时序逻辑电路当当 时：时：0,1DD SRFF 原状态为原状态为 “0”，则新，则新状态为状态为 “1”；若原状态为若原状态为 “1”，则 新 状 态则 新 状 态 仍 为仍 为 “1”。无论原状态如何，基本无论原状态如何，基本 RSFF 都输出都输出“1”，即即“置位置位”状态。状态。DS直接直接 置位置位 端端&QDRDSQ低电平有效低电平有效10010D S置位置位7第第1111章章 时序逻辑电路时序逻辑电路考虑到电路对称，触发器输出状态考虑到电路对称，触发器输出状态应该为应该为“0”无论原状态如何，基本无论原状态如何，基本 RSFF 都都输出输出“0”，即，即“复复位位”状态状态

5、DR直接直接复位复位端端DRDSQ低电平有效低电平有效0D R(2)输入输入 =1,=0 时：时：DRDS复复位位8第第1111章章 时序逻辑电路时序逻辑电路(3)输入输入 =1,=1 时：时：若原状态：若原状态：10 QQ1011110输出保持：输出保持：&QDRDSQ010 QQ输出保持：输出保持：若原状态：若原状态：01 QQ01 QQ0101011&QDRDSQ1DRDS9第第1111章章 时序逻辑电路时序逻辑电路(1)原状态若为原状态若为“0”则新状态保持为则新状态保持为“0”(2)若原状态为若原状态为“1”则新状态保持为则新状态保持为“1”可见，对于可见，对于 基本基本 RSFF，

6、当当 时：时：1,1DD SR10第第1111章章 时序逻辑电路时序逻辑电路1D R1D Sn1nQQ n1nQQ 当当 时，无论时，无论 基本基本 RSFF 输出端的原状态输出端的原状态如何，其输出端的状态都不变，如何，其输出端的状态都不变，保持原状态保持原状态。1,1DD SR11第第1111章章 时序逻辑电路时序逻辑电路&QDRDSQ00111 Q1 Q逻辑矛盾逻辑矛盾禁止使用禁止使用0D R0D S无论输出端的原状态如无论输出端的原状态如何，基本何，基本 RSFF 的两的两个输出端全部为个输出端全部为“1”(4)输入输入 =0,=0 时：时：DRDS12第第1111章章 时序逻辑电路时

7、序逻辑电路DSDR0 11 01 10 010保持保持禁用禁用QDRDSQDRDSQQ记忆记忆置位置位复位复位13第第1111章章 时序逻辑电路时序逻辑电路&QQDR&RS C 直接复位端直接复位端 直接置位端直接置位端DS时钟信号时钟信号 输入端输入端 输出端输出端14第第1111章章 时序逻辑电路时序逻辑电路0D R0D S 和和 用于：用于：在开始工作时，设定初始工作状态，在开始工作时，设定初始工作状态，输出复位输出复位（Q=0）输出置位输出置位（Q=1）DR而在工作过程中一般不用，接高电平而在工作过程中一般不用，接高电平DS&QQDR&RS CDS 直接直接复位端复位端 直接直接置位端

8、置位端15第第1111章章 时序逻辑电路时序逻辑电路当当 C=0 时，无论时，无论 R、S 取取何值，触发器何值，触发器 保持原态保持原态0&QQDR&RS CDS11时钟信号时钟信号DSDR0 11 01 10 010保持保持禁用禁用Q基本基本 RSFF16第第1111章章 时序逻辑电路时序逻辑电路0110新状态新状态 Qn+1 =11&QQDR&RS CDS10DSDR0 11 01 10 010保持保持禁用禁用Qn+1基本基本 RSFF17第第1111章章 时序逻辑电路时序逻辑电路1001新状态新状态 Qn+1 =01&QQDR&RS CDS01DSDR0 11 01 10 010保持保

9、持禁用禁用Qn+1基本基本 RSFF18第第1111章章 时序逻辑电路时序逻辑电路（3）R=1、S=1 1111新状态新状态 Qn+1 不定，禁用不定，禁用1&QQDR&RS CDS00DSDR0 11 01 10 010保持保持禁用禁用Qn+1基本基本 RSFF19第第1111章章 时序逻辑电路时序逻辑电路（4）R=1、S=1 00新状态新状态 Qn+1 =Qn，保持，保持1&QQDR&RS CDS11DSDR0 11 01 10 010保持保持禁用禁用Qn+1基本基本 RSFF20第第1111章章 时序逻辑电路时序逻辑电路DRDSQDRDS21第第1111章章 时序逻辑电路时序逻辑电路1.

10、可控可控 RSFF 输出变化发生在输出变化发生在 C 信号高电平期间信号高电平期间3.仍存在仍存在 禁用状态禁用状态（R=S=1）2.除了具有除了具有 置位置位、复位复位 和和 保持保持 功能功能可控可控 RSFF 特点特点:22第第1111章章 时序逻辑电路时序逻辑电路DRDSQ三、三、JKFFnQnQ1n Q23第第1111章章 时序逻辑电路时序逻辑电路若主触发器输出为若主触发器输出为 0则从触发器输出也为则从触发器输出也为 0 0 00 11 01 110禁用禁用Qn+1RSQn可控可控 RSFF 逻辑状态表逻辑状态表24第第1111章章 时序逻辑电路时序逻辑电路若主触发器输出为若主触发

11、器输出为 1则从触发器输出也为则从触发器输出也为 1 0 00 11 01 110禁用禁用Qn+1RSQn可控可控 RSFF 逻辑状态表逻辑状态表从触发器与主触发器状态一致从触发器与主触发器状态一致25第第1111章章 时序逻辑电路时序逻辑电路(1)J=1,K=12、当当 C=1 时，时，0 00 11 01 110禁用禁用Qn+1RSQn可控可控 RSFF 逻辑状态表逻辑状态表Qn+1=1Qn=0QKR QJS 26第第1111章章 时序逻辑电路时序逻辑电路QKR QJS 0 00 11 01 110禁用禁用Qn+1RSQn可控可控 RSFF 逻辑状态表逻辑状态表27第第1111章章 时序逻

12、辑电路时序逻辑电路nQ1n Q28第第1111章章 时序逻辑电路时序逻辑电路逻辑符号逻辑符号逻辑状态表逻辑状态表DRDSQJ0011K0101 0 1 nQnQ1n Q29第第1111章章 时序逻辑电路时序逻辑电路30第第1111章章 时序逻辑电路时序逻辑电路DRDSQ31第第1111章章 时序逻辑电路时序逻辑电路32第第1111章章 时序逻辑电路时序逻辑电路(1)JKFF 转换为转换为 DFFDn Qn+1 0 0 1 133第第1111章章 时序逻辑电路时序逻辑电路 T Qn+1 0 Qn 1 Qn(2)JKFF 转换为转换为 TFF34第第1111章章 时序逻辑电路时序逻辑电路每来一个脉

13、冲每来一个脉冲(3)DFF 转换为转换为 TFFQ 翻转一次翻转一次35第第1111章章 时序逻辑电路时序逻辑电路3 单稳态触发器与无稳态触发器单稳态触发器与无稳态触发器 36第第1111章章 时序逻辑电路时序逻辑电路37第第1111章章 时序逻辑电路时序逻辑电路38第第1111章章 时序逻辑电路时序逻辑电路DR DRDS39第第1111章章 时序逻辑电路时序逻辑电路2.单稳态触发器单稳态触发器 只有一个稳定状态，如果被脉冲信号触发，状态发生改变，只有一个稳定状态，如果被脉冲信号触发，状态发生改变，单稳态触发器可以通过单稳态触发器可以通过 555 定时器来实现定时器来实现 新状态只能暂时保持一

14、段时间，然后自动回到原来稳定状态新状态只能暂时保持一段时间，然后自动回到原来稳定状态40第第1111章章 时序逻辑电路时序逻辑电路RCRCUUURCt1.13ln3/2lnCCCCCCw 工作原理工作原理 41第第1111章章 时序逻辑电路时序逻辑电路3.无稳态触发器无稳态触发器42第第1111章章 时序逻辑电路时序逻辑电路CRCRt222p7.02ln CRRCRRt)(7.02ln)(21211p CRRttT)2(7.0212p1p CRRTf)2(43.1121 43第第1111章章 时序逻辑电路时序逻辑电路CRRttf)(43.11BA2p1p%100(%)BAA RRRq占空比可调

15、的方波发生器占空比可调的方波发生器 44第第1111章章 时序逻辑电路时序逻辑电路用于存放参与运算的数据和运算结果用于存放参与运算的数据和运算结果数码的数码的输入方式输入方式:有并行和串行之分有并行和串行之分并行输入并行输入串行输入串行输入数码的数码的输出方式输出方式:也有并行和串行之分也有并行和串行之分并行输出并行输出串行输出串行输出数码从各输入、输出端同时输入、输出数码从各输入、输出端同时输入、输出数码从一个输入、输出端逐位输入、输出数码从一个输入、输出端逐位输入、输出4 寄存器寄存器 45第第1111章章 时序逻辑电路时序逻辑电路由由 DFF 构成的并行输入构成的并行输入/输出输出 数码

16、寄存器数码寄存器寄存寄存清零清零DRDRDRDR110146第第1111章章 时序逻辑电路时序逻辑电路47第第1111章章 时序逻辑电路时序逻辑电路DR48第第1111章章 时序逻辑电路时序逻辑电路可存放数码可存放数码由由 JKFF 组成的组成的 4 位移位寄存器位移位寄存器：可在移位脉冲控制下依次移动位置可在移位脉冲控制下依次移动位置49第第1111章章 时序逻辑电路时序逻辑电路设寄存的二进制数设寄存的二进制数 D =101150第第1111章章 时序逻辑电路时序逻辑电路CQ3Q2Q1Q00 0 0 0 0 清零清零1 0 0 0 1 左移一位左移一位2 0 0 1 0 左移二位左移二位3

17、0 1 0 1 左移三位左移三位 4 1 0 1 1 左移四位左移四位移位过程移位过程51第第1111章章 时序逻辑电路时序逻辑电路存放的存放的10111011随时钟脉冲从高位到低位依次随时钟脉冲从高位到低位依次串行串行输入到数据输入端。输入到数据输入端。1.2.3.第第1111章章 时序逻辑电路时序逻辑电路输出数据时，既可从最高位触发器输出端在移位脉冲控制输出数据时，既可从最高位触发器输出端在移位脉冲控制下依次下依次串行串行输出，也可从四个触发器输出端输出，也可从四个触发器输出端并行并行输出输出并行工作方式速度较快，但需要输入、输出端子数较多并行工作方式速度较快，但需要输入、输出端子数较多5

18、2第第1111章章 时序逻辑电路时序逻辑电路累计输入时钟脉冲的个数累计输入时钟脉冲的个数 计数器的输出码按照二进制加法或减法的规律变化，计数器的输出码按照二进制加法或减法的规律变化，如二进制加法计数器，其规律是如二进制加法计数器，其规律是“逢二进一逢二进一”。一个触发器可以表示一位二进制数，如要表示一个触发器可以表示一位二进制数，如要表示 n 位二位二进制数，就需要进制数，就需要 n 个触发器。个触发器。5 计数器计数器 53第第1111章章 时序逻辑电路时序逻辑电路 多位触发器发生状态变化时，多位触发器发生状态变化时，在时间上不同步。在时间上不同步。各触发器的时钟脉冲端没有连接在一起。各触发

19、器的时钟脉冲端没有连接在一起。n 位二进制计数器所能表示的位二进制计数器所能表示的状态数最多为状态数最多为 N=2 n 个个，最多为最多为 16 个，最大十进制数为个，最大十进制数为 15。而所能表示的而所能表示的最大十进制数为最大十进制数为 2n-1 个。如个。如 n=4，则状态数，则状态数54第第1111章章 时序逻辑电路时序逻辑电路CP二二 进进 制制 数数Q3Q2Q1Q0十进制数十进制数00000010001120010230011340100450101560110670111781000891001910101010111011111211001213110113141110141

20、51111151600000四位二进制加计数器状态表四位二进制加计数器状态表55第第1111章章 时序逻辑电路时序逻辑电路主从型主从型 JKFF 组成的组成的 4 位异步二进制加法计数器位异步二进制加法计数器DR56第第1111章章 时序逻辑电路时序逻辑电路0000001000112001023001134010045010156011067011178100089100191010101011101111121100121311011314111014151111151600000CP二二 进进 制制 数数Q3Q2Q1Q0十进制数十进制数四位二进制加计数器状态表四位二进制加计数器状态表57第

21、第1111章章 时序逻辑电路时序逻辑电路(2)同步二进制加法计数器同步二进制加法计数器J1 =Q0J0 =1K0=1J3 =Q2 Q1 Q0K3=Q2 Q1 Q0J2 =Q1Q0K2=Q1Q0K1=Q0DR计数脉冲计数脉冲58第第1111章章 时序逻辑电路时序逻辑电路0000001000112001023001134010045010156011067011178100089100191010101011101111121100121311011314111014151111151600000CPQ3Q2Q1Q059第第1111章章 时序逻辑电路时序逻辑电路60第第1111章章 时序逻辑电路时

22、序逻辑电路集成二进制加计数器集成二进制加计数器 74 LS 161ET0QLD1Q2Q3QRCOCCU1234567891011121314151674LS161DRGNDEPCP0D1D2D3D61第第1111章章 时序逻辑电路时序逻辑电路DRLD74 LS 161 功能表功能表62第第1111章章 时序逻辑电路时序逻辑电路用四位二进制数来代表用四位二进制数来代表 10 个十进制数码个十进制数码 0 9最常用的编码方式为最常用的编码方式为 8421 码码CQ3Q2Q1Q0十进制数十进制数63第第1111章章 时序逻辑电路时序逻辑电路J1=Q3 Q0J0 =1K0=1J3 =Q2 Q1 Q0K

23、3=Q0J2 =Q1Q0K2=Q1Q0DR计数脉冲计数脉冲Q2Q3Q1Q0K1=Q064第第1111章章 时序逻辑电路时序逻辑电路 0 1 2 3 4 5 6 7 8 910J3K3J2K2J1K1K0J0Q3Q2 Q1 Q00 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 10 0 0 0 0 0 0 0 0 0 1 1 0 1 0 0 1 1 1 1 0 0 0 0 0 0 1 1 0 1 1 1 1 1 1 1 0 0 0 0 0 0 1 1 0 1 0 0 1 1 1 1 0 0 0 0 0 0 1

24、 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 1 1 0 1 0 0 0 0 1 1 0 0 0 0 0 0 1 1J1=Q3 Q0J0 =1K0=1J3 =Q2 Q1 Q0K3=Q0J2 =Q1Q0K2=Q1Q0K1=Q0C65第第1111章章 时序逻辑电路时序逻辑电路集成十进制加计数器集成十进制加计数器 74 LS 16066第第1111章章 时序逻辑电路时序逻辑电路DRLD74 LS 160 功能表功能表67第第1111章章 时序逻辑电路时序逻辑电路R0（1）R0（2）S9（1）S9（2）Q3Q2Q1Q01 10 0 1 1 0 0 0 0 0 0 0 0 0 0 0 0

25、1 0 0 1 计数计数 计数计数 计数计数 计数计数74LS 290 管脚图管脚图74LS 290 逻辑功能表逻辑功能表68第第1111章章 时序逻辑电路时序逻辑电路74LS290 内部逻辑图内部逻辑图69第第1111章章 时序逻辑电路时序逻辑电路1.只接只接 CP0 时时,由由 Q0 输出输出,为二进制计数器为二进制计数器2.只接只接 CP1 时，由时，由 Q3、Q2、Q1 输出，为五进制计数器输出，为五进制计数器3.将将 Q0 与与 CP1 相连相连,由由 CP0 输入计数脉冲输入计数脉冲,为十进制计数器为十进制计数器70第第1111章章 时序逻辑电路时序逻辑电路(1)反馈清零法反馈清零

26、法(2)反馈置数法反馈置数法71第第1111章章 时序逻辑电路时序逻辑电路 用用反馈清零法反馈清零法将将 74LS290 连接成连接成 6 进制进制计数器计数器1.首先将首先将 Q0 与与 CP1 相连，相连，组成十进制计数器组成十进制计数器2.将置位端接将置位端接 0,Q2 和和 Q1 端反馈至清零端端反馈至清零端72第第1111章章 时序逻辑电路时序逻辑电路 用用反馈置数法反馈置数法将将 74LS160 连接成连接成 6 进制进制计数器计数器73第第1111章章 时序逻辑电路时序逻辑电路1.秒脉冲信号发生器秒脉冲信号发生器6 应用举例应用举例 74第第1111章章 时序逻辑电路时序逻辑电路75第第1111章章 时序逻辑电路时序逻辑电路76第第1111章章 时序逻辑电路时序逻辑电路77第第1111章章 时序逻辑电路时序逻辑电路5.智力竞赛抢答器智力竞赛抢答器78第第1111章章 时序逻辑电路时序逻辑电路LD79