1、第第11章章 触发器和时序逻辑电路触发器和时序逻辑电路 n11.1 双稳态触发器双稳态触发器n11.2 寄存器寄存器n11.3 计数器计数器n11.4 555定时器定时器n11.5 数数/模和模模和模/数转换器数转换器n11.6 存储器存储器11.1 双稳态触发器双稳态触发器 双稳态触发器是一种具有记忆功能的逻辑单元电路，它能储存一位二进制代码。具有如下特点：1、双稳态触发器具有两种稳定状态“0”态和“1”态2、双稳态触发器能根据输入信号将触发器置成“0”态或“1”态 3、双稳态触发器在输入信号消失后，以前被置成“0”或“1”的状态能够保存下来，即具有记忆功能。双稳态触发器按其逻辑功能可分为R
2、S触发器、JK触发器和D触发器等；按其结构可分为主从触发器和边沿触发器。11.1.1 基本基本RS触发器触发器 基本RS触发器可由两个“与非”门电路交叉连接而成，如图11-1所示。图11-1中，A、B为两个“与非”门，与是两个互补的输出端；和是两个输入端，中间的交叉线为反馈线。图11-1 基本RS触发器 图11-2为基本RS触发器的电路逻辑符号：输出端与两者的逻辑状态在正常情况下输出信号互为相反，即触发器的两种稳定状态：一种状态是，这种状态称为置位置位状态状态（也称“1”态）；另一种状态是，这种状态称为复位状复位状态态（也称“0”态）。与两种状态相对应的输入端分别称为直接直接置位端置位端（也称
3、直接置“1”端）端和直接复位端直接复位端（也称直接置“0”端）端。图11-2 基本RS触发器电路逻辑符号基本RS触发器的输出端与输入端的逻辑关系为：（1）输入端，。0DR1DS，假设触发器的初始状态为“1”态，即 ，。1Q0Q0DR指的是在输入端 加一个负脉冲，指在输入端DR1DSDS加一个正脉冲，这时“与非”门A有一个输入端为“0”，其输出端 变为“1”；而“与非”门B的两个输入端均为“1”，其输出端 变为0。这种情况下，若触发器的初态为“1”态时，它会翻转为“0”态，但如果触发器的初态为“0”态，它仍然保持“0”态不变。QQ（2）输入端 ，1DR0DS 假设触发器的初始状态为“0”态，即
4、，。这时“与非”门B有一个输入端为“0”，其输出端 变为“1”，而“与非”门A的两个输入端均为“1”，其输出端变 为0。这种情况下，若触发器的初态为“0”态时，它会翻转为“1”态，但如果触发器的初态为“0”态，它仍然保持“0”态不变，但如果触发器的初态为“1”态，它仍然保持“1”态不变。0Q1QQQ（3）输入端 ，1DR1DS 若输入端 ，时，则触发器保持原状态不变，即触发器原来是“0”态，这时仍然是“0”态，原来是“1”态，这时仍然是“1”态。1DR1DS（4）输入端 ，0DR0DS 若触发器两个输入端 和 均加负脉冲信号时，两个“与非”门输出都为“1”，这就达不到 与 的状态应该相反的逻辑
5、要求。而且在负脉冲除去后，触发器将会由各种偶然因素决定其最终状态，因此这种情况在基本RS触发器是禁止出现的。DRDSQQ 综上所述，基本RS触发器有两种稳定状态，它可能通过输入端进行直接置位或复位，并且具有存储或记忆的功能。在直接置位端加负脉冲（）时，可直接置位；在直接复位端加负脉冲（），可直接实现复位。如果直接置位端和直接复位端都是“1”，则可保持触发器的原状态不变，实现存储和记忆功能。值得注意的是直接置位端和复位端不能同时加负脉冲，这是基本RS触发器的约束条件。0DR0DS 触发器输入信号之前的状态称为现态现态，用 来表示，触发器在接受信号之后所处的新的状态称为次态次态，用 ，次态 与输入
6、及现态 之间的逻辑关系称为特性方程特性方程，如基本RS触发器的特性方程如式（11.1）所示：基本RS触发器的特性表如表11-1所示：nQ1nQnQ1nQnnnQRSQRSQ11 SR（约束条件）（11.1）功能0 0 00 0 1 禁止使用0 1 00 1 1 1 1 置位1 0 01 0 1 0 0 复位1 1 01 1 1 0 1 保持DRDSnQ1nQ11nQ01nQnnQQ1表11-1 基本RS触发器的特性表11.1.2 同步同步RS触发器触发器 基本RS触发器的状态改变直接由输入信号控制。而在实际的应用中，常常要求触发器的状态变化根据一定的时拍按各自输入的信号进行变化，这个时拍由外加
7、的一定频率的时钟脉冲来控制，这种触发器称为时钟触发器时钟触发器。由于此触发器的状态改变与时钟脉冲同步，所以又称为同步触发器同步触发器。同步RS触发器的电路逻辑图如图10-3所示。图11-3同步RS触发器与图11-1基本RS触发器相比较，可发现同步RS触发器是在基本RS触发器的基础上，增加了两个与“非门”C、D作为控制门，CP为时钟脉冲。时钟信号是一个周期性的方波信号，如图11-4所示。图11-4 时钟脉冲 当时钟信号处于负脉冲，即CP0时，控制门C、D被封锁，同步RS触发器保持原有状态不变；当时钟信号处于正脉冲，即CP1时，控制门打开，触发器接受输入信号，电路的工作情况与基本RS触发器一样，也
8、就是说RS触发器受时钟脉冲控制。同步RS触发器的电路逻辑符号如图11-5所示。图11-5 (a)曾用逻辑符号 (b)国际逻辑符号 CP等于零时，同步RS触发器的特性方程无效；CP1时，同步RS触发器的特性方程为，与基本RS触发器的特性方程一样：nnQRSQ10 SR表11-2 同步RS触发器的特性表 cp 功能1 0 0 01 0 0 1 0 1 保持1 0 1 01 0 1 1 1 1 置位1 1 0 01 1 0 1 0 0 复位1 1 1 01 1 1 1 禁止使用0 1 保持DRDSnQ1nQnnQQ101nQ11nQnnQQ1 同步RS触发器除了存在状态不确定的缺点外，还存在空翻现象
9、的缺点。所谓空翻就是指在较宽的时钟脉冲作用时，由于R、S的状态再次发生变化而引起触发器状态重新翻转的现象。显然，空翻现象会造成逻辑上的混乱，使电路无法正常工作。图11-6 同步RS触发器波形图11.1.3 JK主从触发器主从触发器1.主从主从RS触发器触发器主从触发器由两个同步RS触发器以及两个相反的时钟脉冲组成，如图11-7所示：图11-7主从RS触发器逻辑电路图 图11-7中，A、B、C、D四个“与非”门组成的同步触发器，称为从触发器；E、F、G、H四个“与非”门触发器组成另一个同步触发器，称为主触发器。时钟脉冲CP直接控制主触发器，并通过反相器I门，以控制从触发器。主从RS触发器的工作原
10、理如下：（1）当CP=1，即时钟脉冲为正脉冲时，G、H“与非”门打开，主触发器接收R、S端的信号，并发生相应的动作，由于，所以C、D“与非”门被封锁，使从触发器不起作用，从而整个触发器保持原有状态不变；（2）当CP=0，即时钟脉冲回到负脉冲时，G、H“与非”门被封锁，主触发器不动作，其状态保持不变，此时，所以C、D“与非”门打开，使从触发器发生作用，从而导致整个触发器处于某一确定状态。从工作原理分析可知，由“与非”门构成的主从RS触发器的特性方程应与“与非”门构成的同步RS触发器相同，其特性方程如式(11.3)所示。nnQRSQ10 SR（约束条件）（11.3）从工作原理分析可知，主从触发器状
11、态的翻转发生在CP脉冲的下降沿，即CP由1跳变到0时刻。在CP=1期间，触发器的状态保持不变，因此，一个时钟脉冲中，触发器状态至多改变一次，从而解决了同步RS触发器的空翻问题。主从触发器的电路逻辑符号如图11-8所示。(a)曾经用过的逻辑符号 (b)国标符号 图11-8 主从RS触发器的电路逻辑符号2.主从主从JK触发器触发器（1）路组成和符号。）路组成和符号。基本RS触发器、同步RS触发器以及主从RS触发器都有约束条件的限制，即禁止R、S同时为1的情况出现，否则触发器的状态就不确定。主从JK触发器就不受约束条件的限制，其逻辑电路图如图11-9所示：图11-9 主从JK触发器的逻辑电路图 图1
12、1-9中，J、K为信号输入端，CP为时钟脉冲，与主从触发器相比较，主从JK触发器把S输入端改为J输入端，把R输入端改为K输入端，同时又把输出端引回到H门的输入端，把输入端引回到G门输入端，这样就避免了在输入端全是1的不确定情况，从而解决不受约束条件限制的问题。主从JK触发器的电路逻辑符号如图11-10所示：(a)曾经用过的逻辑符号 图11-10 主从JK触发器的逻辑符号(b)国标符号（2）工作原理。）工作原理。主从JK触发器的工作原理与主从RS触发器的工作原理基本相似。分析图11-9可知，主触发器中G、H两门的输入信号，除CP之外还有J和K控制信号以及反馈回来的输出信号，即G门的输入为J、CP
13、，H门的输入为K、CP。与主从RS触发器电路比较可得两者输入端的关系为：nQnQnQnnnQJS nnnQKR （11.4）主从JK触发器的特性方程：nnnnQRSQ1=nnnnnQQKQJ=nnnnQKQJ 从图11-9和式(11.5)可知，当输入端J和K同时为1时，nnQQ1，nnQQ1，可见，主从JK触发器避免了约束条件的限制。1.电路组成和符号电路组成和符号 主从RS触发器和主从JK触发器都是主从式的，本节介绍边沿触发器。负跳沿触发的主从触发器，要求在CP正脉冲时，加入输入信号，若此时有干扰信号，就会影响触发器的状态，而边沿触发器只对CP跳跃边沿的输入信号发生作用，这样干扰机会大大减少
14、。边沿D触发器的逻辑电路图如图11-11所示：11.1.4 边沿边沿 D触发器触发器图11-11 边沿D触发器的电路逻辑图 图11-11中，边沿D触发器由六个“与非”门电路组成，其中A、B门组成基本RS触发器电路，C、D、E、F门组成引导电路，D为信号输入端，CP为时钟脉冲控制端。为了方便讨论边沿D触发器工作原理，设C、D、E、F的输出分别为Z1、Z2、Z3、Z4。边沿 D触发器的电路符号如图11-12所示：图11-12 边沿D触发器的电路逻辑符号 （1）当脉冲CP0时，C、D“与非”门被封锁，其对应的输出Z1Z21，与整个触发器D端的输入信号无关，这时，由A、B门所组成的基本RS触发器保持原
15、来状态；（2）当脉冲信号由CP=0转变为CP1，即上升沿到来时，若D1，则D门封锁，C门打开，其过程为2.边沿边沿D触发器工作原理触发器工作原理01124DZZ1100142CPZZZ100143ZZZ01131CPZZ（11.6）此时的 信号去向有三路：一路是送到A门，使触发器置1；二路是送到D门，将D门封锁，阻止Z2变成低电平，产生阻塞置“0”信号；三路是送到E门，以保证E门的输出Z31，这样使得CP1期间，维持Z10，即维持置“1”信号。所以，将C门输出端连接到E门输入端的连线称为维持置维持置“1”线线，将C门输出端连接到D门的连线称为阻塞置阻塞置“0”线线。显然，Z0送至D门和E门的输
16、入端，产生边沿作用之后，无论D信号怎样变化，对触发器的“1”状态不会有影响。（3）当脉冲信号由CP=0转变为CP1，即上升沿到来时，若D0，则D门打开，C门封锁，CP时钟信号只能进入D门，所以有：0111142CPZZZ（11.7）此时的 信号去向有有两路：一路是送到B门，使触发器置0；二路是送到F门，将F门封锁，保证Z4=1，从而维持Z20，即维持置“0”信号，同时Z4=1又会使Z3继续为低电平，阻止Z10,即阻塞产生置“1”信号。所以，D门的输出端连接到F门输入端的连线既起维持置“0”线的作用，又起阻塞置“1”线的作用。这样，一旦Z20的信号送至F门，D门的输入信号就会被拒之门外，无论D端
17、信号如何改变都不会影响触发器的状态。02Z 综上所述，在CP上升沿到来时，如果D=1，则触发器置“1”；反之，如果D=0，则触发器就置“0”，故D触发器的特征方程为：由于边沿结构的触发器只接受CP上升沿到来时D端的信号，并且翻转后，会在内部形成的边沿作用，不再接受D 端输入信号，所以，边沿结构的触发器，也和主从结构的触发器一样，不存在空翻现象。D触发器的波形图如图11-13所示。nnDQ1（CP上升沿到来后有效）（11.8）图11-13 边沿D触发器的电路逻辑图11.2 寄存器寄存器 目前，寄存器按结构分可分为数码寄存器和移位寄存器两种，它们共同之处是都具有暂时存放数据的功能，不同之处是后者具
18、有移位功能，而前者却没有。在数字电路的实际应用中，常常需要将一些数据、指令等信息暂时存储起来，这些能够暂时存入数据或指令的电子器件就是寄存器。因为寄存器具有存储数据的功能，所以它必须具有记忆功能。一般来说，需要暂存多少位二进制码就需要多少个触发器。11.2.1 数码寄存器数码寄存器 数码寄存器的逻辑电路图如图11-14所示，它的存储部分是由D触发器构成。图11-14 数码寄存器的电路逻辑图 图11-14中，CP为接收脉冲，用于控制信号的输入，为读取脉冲，用于控制信号的输出，D1、D2、D3、D4为D触发器，用来保存四位输入信号。数码寄存器的工作原理为：当接收脉冲CP变为高电平时，输入数据X1、
19、X2、X3、X4就并行存入寄存器。由D触发器的特性表可知，接收脉冲CP作用后，D触发器的输出端nnDQ1。所以，若输入端的输入数码为“0”，那么D触发器的输出端输出“0”，若输入端的输入数码为“1”，那么D触发器的输出端输出“1”。因为这种寄存器在接收数据时，只需要接收一个接收脉冲，故称单拍接收方式单拍接收方式，单拍接收的优点是传送速度较快，且不需要复位，所以在一些数字式仪表中，为了节省复位时间，往往采用单拍接收方式。为读取脉冲，用来控制各输出端的输出，它到来时，各输出端同时输出数据，因此，这种输入、输出方式称为并行输入并行输出并行输入并行输出。寄存器也可以用JK触发器构成，它的工作原理也很简
20、单，就不再分析了。可见，不管各位触妆器的原状态如何，在CP脉冲作用后。输入数码X1、X2、X3、X4就存入寄存器，并且不需要预先进行“清零”操作。PC11.2.2 移位寄存器移位寄存器1.移位的概念移位的概念 在某些数字电路中，常常需要将寄存器中的数据按时钟的节拍向左或向右移一位或多位，实现这种移位功能的寄存器称为移位寄存器。移位寄存器是数字电路中应用量比较大的一种器件，例如计算器设备中，二进制的乘法和除法可由移位操作结合加法操作来完成的。为了使移位寄存器具备移位功能，让每一位触发器的输出端成为下一位触发器的输入端，且所有的触发器受一个时钟脉冲控制，使它们同步工作。一般情况下，规定右移是向高位
21、移，左移是向低位。如下为一个移位寄存器的移位过程：高位低位原始数据：右移：（串出的数据）原始数据：左移：(串入的数据)(串入的数据)(串出的数据)1001 1 0 0 1 X 1001X 1 0 0 1 移位寄存器在移位过程中，寄存的数据是一个一个的串行输出，也是一个一个地串行输入，这种方式称为串行输入串行输出方式。2.移位寄存器工作原理移位寄存器工作原理 图11-15是由四个边沿D触发器构成的4位移位寄存器的逻辑电路图。图11-15 双向移位寄存器的电路逻辑图 移位寄存器的工作原理为：假设移位寄存器的初始状态为0000，现将数码1011从高位依次输入寄存器，首先是最低位1送到DI端，第一个时
22、钟脉冲到来后，Q01，第二个脉冲到来时，触发器D1的状态移入触发器D2，而D1变为新状态，即Q00，Q11，依次类推，经过4个时钟脉冲以后，4个触发器的状态分别为Q01，Q11，Q30，Q31。表11-3为上述移位寄存器的电路状态表。表11-3 四位移位寄存器的电路状态表时钟脉冲CPQ0Q1Q2 Q301234 0 0 0 0 1 0 0 0 0 1 0 0 1 0 1 0 1 1 0 13.通用型多功能移位寄存器通用型多功能移位寄存器74LS194 74LS194的管脚分配图如图11-16所示，它是一种具有并行输出、并行输入、左移、右移、保持等多种功能的移位寄存器。图11-16 74LS19
23、4移位寄存器的管脚分配图74LS194多功能移位寄存器的特性表如表11-4所示。表11-4 74LS194多功能移位寄存器特性表功能 输 入输 出 CR S1 S0 CP L R A B C DQA QB QC QD清 除保 持送 数右 移右 移左 移左 移保 持L H L H H H A B C DH L H H H L H L H H L H H H L L H L L L L L L QA0 QB0 QC0 QD0 A B C D H QA0 QB0 QC0 L QA0 QB0 QC0 QB0 QC0 QD0 H QB0 QC0 QD0 L QA0 QB0 QC0 QD011.3 计数器
24、计数器 在数字电路中，计数器是广泛应用的逻辑器件之一，它不仅可以记录脉冲的个数，还可以实现分频、定时、产生脉冲序列等功能。例如，在计算机中，时序发生器、分频器、指令计数器等一般都使用计数器。目前，计数器的种类有很多，按时钟脉冲输入方式不同，分为同步计数器和异步计数器；按进位体制不同，分为二进制计数器、十进制计数器等；按计数增减趋势不同，分为加计数器、减计数器和可逆计数器。11.3.1 二进制计数器二进制计数器1.二进制异步加计数器二进制异步加计数器（1）电路结构。）电路结构。图11-17是三位二进制异步加计数器逻辑电路图，该电路由3个上升沿触发的D型触发器组成。图11-17三位二进制异步加计数
25、器具有如下特点：（1）每个D型触发器输入端是本D型触发器Q端信号，因而 ；（2）计数脉冲CP加到最低位触发器的脉冲控制端C端；（3）每个触发器的Q端输出信号接到相邻高位触发器的脉冲控制端C端。nnQQ1（2）原理分析原理分析。假设各触发器初始状态均处于“0”态，即计数器为0，根据异步加计数器电路图和D型触发器的工作特性，可得到三位二进制异步加计数器的状态图和时序图，它们分别如图11-18和11-19所示。图11-18 三位二进制异步加计数器状态图图11-19 三位二进制异步加计数器时序图 图11-18的状态图可知，计数器的初始状态为000，每输入一个计数脉冲，计数器的状态按二进制递增（加1），
26、第8个计数脉冲后，计数器又回到了000状态，所以三位二进制加计数器又称模八（模八（M=8）加计数器）加计数器。图11-19的时序图可知，Q0、Q1、Q2的周期分别是计数脉冲（CP）周期的2倍、4倍、8倍，即Q0、Q1、Q2的的频率分别是计数脉冲CP的1/2、1/4和1/8，称为二分二分频、四分频、八分频频、四分频、八分频，所以计数器也可当分频器使用。2.二二进制异步减计数器进制异步减计数器 图11-20和图11-21是三位二进制异步减计数器的逻辑电路图和状态图。图11-20 三位二进制异步减计数器逻辑电路图图11-21 三位二进制异步减计数器状态图 设三位二进制异步减计数器的初始状态为000，
27、第一个脉冲到达以后，触发器D0由0翻转为1（Q0的借位信号），此上升沿使触发器D1由0翻转为1（Q1的借位信号），这个上升沿又使D2由0翻转为1，即计数器由000变成为111状态。在这一过程中，Q0向Q1借位，Q1向Q2进行了借位，此后，每输入1个脉冲，计数器按二进制状态减1。从上述两个二进制异步计数器分析可得出二进制异步计数器有如下特点：（1）n位二进制异步计数器由n个处于计数工作状态的触发器组成。各触发器之间的连接方式由加、减计数方式及触发器的触发方式决定。对于加计数器，低位触发器的Q 端与相邻高一位触发器的时钟脉冲输入端相连（即进位信号应从触发器的Q 端引出），对于减计数器，各触发器的连
28、接方式则相反。(2)在二进制异步计数器中，高位触发器的状态翻转必须在低一位触发器产生进位信号（加计数）或借位信号（减计数）之后才能实现。故又称这种类型的计数器为串行计数器串行计数器。也正因为如此，异步计数器的工作速度较低。3.二二进制同步加计数器进制同步加计数器 为了提高计数速度，可采用同步计数器，其特点是，计数脉冲同时接于各位触发器的时钟脉冲输入端，当计数脉冲到来时，各触发器同时被触发,应该翻转的触发器是同时翻转的，没有各级延迟时间的积累问题。同步计数器也可称为并行计数器并行计数器。图11-22是用JK触发器组成的4位二进制同步加计数器，JK。图11-22 JK触发器组成的4位二进制同步加计
29、数器逻辑电路图假设同步加计数器的初始状态为0000，因为J0=K0=1，所以每输入一个计数脉冲CP，最低位触发器D0就翻转一次，其它位的触发器Di（i=1,2,3,4）仅在JiKiQi-1=Qi-2=Q0=1时，在CP下降沿到来时发生翻转，其状态表如表11-5所示：图11-22可知，各位触发器的时钟脉冲输入端接同一计数脉冲CP，各触发器的驱动方程分别为：J0=K0=1J1=K1=Q0J2=K2=Q0Q1J3=K3=Q0Q1Q2 计数脉冲CP电路状态等效十进制数Q3Q2Q1Q0000000100011200012300013400014500015600016700017800018900019
30、10000110110001111200011213000113140001141500011516000116表11-5 图11-22同步加计数器的状态表11.3.2 十进制计数器十进制计数器1.十进制计数器状态表和逻辑电路图十进制计数器状态表和逻辑电路图 十进制计数器的计数规律是“逢十进一”，它是用四位二进制数表示对应的十进制数，所以又称为二十进十进制计数器制计数器。四位二进制可以表示十六种状态，而十进制数只有十种状态，为此需要去掉六种状态，具体去掉哪六种状态根据需要而定。目前使用比较典型的是8421编码的十进制计数器。8421编码的十进制计数器的状态表如表11-6所示：表11-6 842
31、1编码的十进制计数器的状态表脉冲数(CP)二 进 制 数十进制数 Q3 Q2 Q1 Q0 0 1 2 3 4 5 6 7 8 9 100 0 0 0 0 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 0 0 1 2 3 4 5 6 7 8 9 10图11-23是由JK触发器组成的十进制同步计数器2.十进制计数器的波形图十进制计数器的波形图 图11-23中JK触发器组成的十进制同步计数器的波形图如图11-24所示：图11-24十进制计数器的波形图11.3.3 计数器的应用计数器的应用1.常用集成计数器常用集成
32、计数器表11-7 部分常用集成计数器芯片型号脉冲输入方式模和码制计数方式预置复位触发方式7490异 步 25加法异 步异 步下降沿7492异 步26加法异 步下降沿74160同 步模10,8421码加法同 步异 步上升沿74161同 步模16,二进制加法同 步异 步上升沿74162同 步模10,8421码加法同 步同 步上升沿74163同 步模16,二进制加法同 步同 步上升沿74190同 步模10,8421码单时钟,加/减异 步上升沿74191同 步模16,二进制单时钟,加/减异 步上升沿74192同 步模10,8421码双时钟,加/减异 步异 步上升沿74193异 步模16,二进制双时钟,
33、加/减异 步异 步上升沿CD4020异 步模214,二进制加法异 步下降沿2.分频器分频器 上面提到过，计数器不仅可以计数，还具有分频作用，可改变计数器的模来改变分频比，从而实现分频器的功能。回头看看，图11-19 三位二进制异步加计数器时序图就可知，Q0的频率是Q1频率的两倍，Q1的频率是Q2频率的两倍，Q3的频率是Q2频率的两倍，也可以说Q0是Q3频率的8倍。11.4 555定时器定时器11.4.1 555定时器的结构及工作原理定时器的结构及工作原理 555定时器是一种功能强大且非常实用的模拟数字混合集成电路。其内部结构电路框图如图11-25所示。图11-25内部结构电路框图 图11-25
34、中，555定时器内部结构包括两个电压比较器C1和C2，一个基本RS触发器，一个集电极开路的放电三极管TD三个部分。V11是比较器C1的反相输入端，是C1的基准电压，又称阈值端阈值端，用TH表示，V12是比较器C2的同相输入端，是C2的基准电压，又称触发器端触发器端，用TR表示。VCO为控控制端电压制端电压，当VCO悬空时，有 ，当VCO接固定电压时，有 ，；为置零置零端端，当 时，555定时器处于非工作状态，当 时，555定时器处于工作状态。CCRVV321CCRVV312CORVV321CORVV212DR0DR0oV1DR C1、C2两个电压比较器的工作状态决定555定时器的逻辑功能。无外
35、加控制电压VCO的情况下：（1）当 ,时，C1、C2两个电压比较器的输出分别为 ，触发器置0，使得定时器的输出，同时，三极管TD导通；（2）当 ,时，C1、C2两个电压比较器的输出分别为 ，触发器置1，使得定时器的输出，同时，三极管TD截止；111RVV 212RVV 01CV12CV111RVV212RVV11CV02CV （3）当 ,时，C1、C2两个电压比较器的输出分别为 ，触发器维持原状态不变。555定时器的功能表如表11-8所示，实际应用中为了提高电路的负载能力，在输出端接缓冲器G4，TD与R1接成反相输出端。111RVV212RVV11CV12CV表11-8 555定时器功能表输入
36、输出阈值触发输入复位输出三极管TD00导通2/3 VCC2/3 VCC1/3 VCC10导通1/3 VCC1不变不变 多谐振荡器是一种能产生矩形脉冲波的自激振荡器，也称矩形波发生器。“多谐”指矩形波中除了基波成分以外，还含有丰富的高次谐波成分。多谐振荡器没有稳态，但有两个暂稳态。多谐振荡器依靠这两个暂稳态之间的自动交替变换，产生矩形脉冲信号。用555定时器组成多谐振荡器的逻辑电路图如图11-26所示：11.4.2 555定时器组成多谐振荡器定时器组成多谐振荡器图11-26 555定时器组成多谐振荡器的电路图 当Vcc上电后，电容器C充电，其两端的电压Vc上升，当上升到 时，触发器复位，三极管T
37、D导通，导通后，Vo为低电平，电容C通过R2和三极管TD放电，电容两端的电压Vc下降，当下降到 时，触发器又被置位，Vo为高电平，三极管TD截止，电容器又开始充电，这样周而复始用产生的方波。波形图如图11-27所示CCV32CCV31图11-27 555定时器组成多谐振荡器的波形图 第一个暂稳态的脉冲宽度tPL，即电容两端的电压Uc从 上升到 所需时间：第二个暂稳态的脉冲宽度tPH，即电容两端的电压Uc从 下降到 所需时间：一个振荡周期时间为：CCV31CCV32CRRtPL)(7.021（11.10）CCV32CCV31CRtPH27.0（11.11）CRRttTpHpL)2(7.021（1
38、1.12）单稳态触发器有如下几个特点：（1）有一稳态，一个暂稳态；（2）有外来触发信号时，电路由稳态翻转为暂稳态；（3）暂稳态是一个不长久状态，经过一段时间以后，电路会自动返回到稳态。单稳态触发器广泛应用于脉冲波形的变换和延时中。11.4.3 555定时器组成单稳态触发器定时器组成单稳态触发器 用555定时器组成的单稳态触发器电路图如图11-28所示。图11-28 555定时器组成的单稳态触发器电路图 当Vcc上电后，电容器C充电，其两端的电压Vc上升，当上升到 时，比较器C1输出为0，触发器复位,三极管TD导通，导通后，Vo为低电平，电容C通过R2和三极管TD放电，电路进入稳态；当Vi有触发
39、信号时，因为Vi ，比较器C2输出为0，触发器置位,三极管TD截止，Vo变为低电平，电路进入暂稳态，Vcc经过R对C进行充电，此时虽然触发脉冲Vi消失，比较器C2输出1，但充电仍然继续，直到电容两端的电压Vc上升到 ，比较器C1输出为0，触发器复位,三极管TD导通，C放电，电路恢复到稳定状态。555定时器组成的单稳态触发器波形图如图11-29所示：CCV32CCV31CCV32图11-29 555定时器组成的单稳态触发器的波形图 施密特触发器的最大特点是能够把缓慢变化的输入信号整形成边沿陡峭的矩形脉冲，同时，施密特触发器还可利用其回差电压来提高电路的抗干扰能力，可对信号进行整形、波形变换和幅度
40、限制等功能。555定时器组成施密特触发器的电路图11-30所示。11-30 555定时器组成的施密特触发器的电路图11.4.4 555定时器组成施密特触发器定时器组成施密特触发器图11-30的输入输出波形图如图11-31所示。图11-31 555定时器组成的施密特触发器的输入输出波形图 555定时器组成施密特触发器的工作原理为：（1）当Vi=0时，由于比较器C11，C2=0,触发器置1，Vi升高时，若未达到 ，状态不会改变；（2）当Vi达到 时，由于比较器C10，C2=1,触发器置0，此后，Vi升高到 ，然后下降，但在未达到 ，状态不会改变；（3）当Vi降到 时，由于比较器C11，C2=0,触
41、发器置1，此后，Vi继续下降到0，但过程中 状态不会改变。1ouCCV321ouCCV3201oouuCCVCCV310ouCCV311ou1ou 在实际应用中，控制中心一般使用计算机，它只能处理数字信号，而需要控制的对象，如温度、湿度、流量、液位等物理量都是模拟信号，数/模转换和模/数转换是它们之间进行联系的桥梁。数模转换是把数字信号转换成模拟信号，英文全称为Digital to Analog Converter，简写为D/A，或简称DAC；模数转换是把数字信号转换成模拟信号，英文全称为Analog to Digital Converter，简写为A/D,或简称ADC；11.5 数数/模和模
42、模和模/数转换器数转换器 数/模和模/数转换示意图如图11-32所示。图11-32 数/模和模/数转换示意图11.5.1 数数/模转换器模转换器1.输入、输出关系框图和转换思路输入、输出关系框图和转换思路 （1）输入、输出关系框图。）输入、输出关系框图。D/A转换器的输入、输出框图如图11-33所示。图11-33 D/A转换器的输入、输出框图（2）转换思路。）转换思路。如二进制数字信号1101，可以根据二-十进制关系转换为：（11012=123+122+021+020=8+4+0+1=13 即：iniiDN2)(1010（11.13）图11-34 D/A转换器特性图其特性图如图11-34所示：
43、2.D/A转换电路图转换电路图 图11-35所示为T型电子网络，它是D/A转换的一个典型电路：图11-35 T型网络D/A转换器电路图 T型电子网络开路是输出电压UA就是反相比例运算电路的输入电压，如图11-36所示：可运用戴维南定理和叠加定理来计算T型电子网络开路是输出电压UA。图11-36 T型网络的输出电压UA3.D/A转换的工作原理转换的工作原理下面通过举例来说明D/A转换的工作原理：（1）取D3D2D1D0=0001，即开关D3与UREF接通，此时的等效电路如图11-37所示。(a)(b)图11-37 D3D2D1D0=0001时的等效电路图11-37中，T型电子网络开路是输出电压U
44、A的大小为：42REFAUU（11.14）（2）同理，D3D2D1D0=0010时的等效电路如图11-38所示。图11-38 D3D2D1D0=0010时的等效电路 （3）D3D2D1D0=0011时，因为0011=0010+0001，所以其输出电压UA的大小为：4322REFREFAUUU（11.16）其输出电压UA的大小为：（11.15）32REFAUU4.D/A转换的主要技术指标转换的主要技术指标 （1）分辨率。分辨率分辨率指的是最大输出电压与最小输出电压之比，有时也用输入数字量的有效位数来表示分辨率。（2）线性度。通常用非线性误差的大小表示D/A转换器的线性度，非线性误差非线性误差指偏
45、离理想的输入-输出特性的偏差与满刻度输出之比的百分数。（3）输出电压（电流）的建立时间。从输入数字信号起，到输出电压或电流到达稳定值所需时间。5.D/A转换常用的芯片转换常用的芯片 D/A转换芯片比较多，如AD公司的12位数模转换芯片AD5320,TI公司的12位转换芯片TLV5616,NSC 公司的8位数模转换器0832等，其中NSC 公司的8位数模转换器0832的管脚图如图11-39所示。图11-39 0832的管脚图1.输入、输出关系框图和转换思路输入、输出关系框图和转换思路 模/数转换器是数/模转换器的反变换，其输入、输出框图如图11-40所示。图11-40 A/D转换器的输入、输出框
46、图11.5.2 模模/数转换器数转换器2.A/D转换的四个步骤转换的四个步骤 由于模拟信号在时间和幅度上是连续的，而数字信号在时间和幅度上是离散的，模-数进行转换时要经过取样、保持、量化和编码四个步骤。（1）取样。取样，也称采样，是将时间上连续变化的信号转换为时间上离散的脉冲信号。脉冲的幅度取决于输入模拟量的幅值。其过程如图11-41所示：(a)过程示意图(b)模拟信号和采样信号(c)采样结果图11-41 模拟信号采样 图11-45中，为要采样的模拟信号，为采样脉冲，为采样后的结果，根据申农定理，采样脉冲 的频率至少是模拟信号 频率的两倍。（2）保持。采样后，得到一系列脉冲值，一个脉冲值在下一
47、个脉冲值到来之前，应暂时保持所得样值的脉冲幅度，以便进行转换。图11-42是一种常见的取样保持器。)(tui)(tS)(tUo)(tS)(tui(a)取样保持器(b)取样保持器输出波形图图11-42 取样保持器 场效应管V为采样门，电容C为保持电容，运算器A为跟随器，起缓冲隔离作用。（3）量化。对取样模拟量进行量化时，首先需要取一个最小数量单位作为量化单位量化单位，用表示。然后用取样的模拟量与量化单位进行比较，取比较后的整数倍值作为量化结果，这个过程就是量化量化。量化过程中，取样的模拟量不一定能被整除，所以量化后会产生误差，这个误差称为量量化误差化误差。根据量化误差的取舍方法不同，量化方法有两
48、种，一种是只舍不入量化方法和四舍五入量化方法。以3位A/D转换器为例，假设输入信号Vi的变化范围为08V，量化单位为1V，若某个输入量值为2.6V，若用只舍不入量化方法，2.6/1=2余数为0.6，把余数0.6舍去，量化值为2；若用四舍五入量化方法，因为0.60.5，四舍五入进一，量化值为3。采用只舍不入量化方法的误差为 ，采用四舍五入量化方法误差为 ，所在一般大多数A/D转换采用四舍五入量化方法有。1max5.0max （4）编码。在后期处理和控制过程中，需要把量化值转化成具有某种意义的代码，这个过程称为编码编码，例如2.6用只舍不入量化方法得到量化值2，用三位二进制编码为010，用四舍五入
49、量化方法得到的量化值3，用三位二进制编码为011。3.A/D转换的主要技术指标转换的主要技术指标 （1）分辨率。分辨率分辨率是指 A/D 转换器输出数字量的最低位变化一个数码时，对应输入模拟量的变化量。（2）相对精度。相对精度相对精度是指 A/D 转换器实际输出数字量与理论输出数字量之间的最大差值。通常用最低有效位（一般用LSB表示）的倍数来表示。如相对精度不大于(1/2)LSB，就说明实际输出数字量与理论输出数字量的最大误差不超过(1/2)LSB。（3）转换速度。转换速度转换速度是指 A/D 转换器完成一次转换所需要的时间，即从转换开始到输出端出现稳定的数字信号所需要的时间。4.A/D转换常
50、用的芯片转换常用的芯片 A/D的转换芯片也比较多，8位A/D转换芯片AD570，AD670，AD673，AD7574等。图11-43为AD570的管脚分配图：图11-43 AD570的管脚分配图11.6 存储器存储器 存储器存储器（Memory）是数字电路中的一个重要设备，用来存储各种数据和指令等信息。1.存储器的构成存储器的构成 存储器的主要构成是存储介质存储介质，存储介质目前主要采用半导体器件和磁性材料。存储元是存储器的最小单位，它可能是一个双稳态半导体电路、一个CMOS晶体管或磁性材料，它可存储一个二进制代码，称为位位。由若干个存储元组成一个存储单元，然后许多存储单元组成一个存储器。一般
