1、2021/7/261(最新整理)数字电路基础知识2021/7/2626.3.1 6.3.1 数码寄存器数码寄存器2021/7/263触发器按触发方式分类？各自特点？触发器按逻辑功能分类？各自功能表？2021/7/264 定义：时序逻辑电路在任何时刻的输出不仅取决于该时刻的输入，而且还取决于电路的原来状态。电路构成：存储电路（主要是触发器，必不可少）组合逻辑电路（可选）。时序逻辑电路的状态是由存储电路来记忆和表示的。第第6 6章章 时序逻辑电路时序逻辑电路时序逻辑电路的结构框图 2021/7/265按各触发器接受时钟信号的不同分类：同步时序电路：各触发器状态的变化都在同一时钟信号作用下同时发生。
2、异步时序电路：各触发器状态的变化不是同步发生的，可能有一部分电路有公共的时钟信号，也可能完全没有公共的时钟信号。本章内容提要：时序逻辑电路基本概念、时序逻辑电路的一般分析方法；异步计数器、同步计数器、寄存器与移位寄存器的基本工作原理；重点介绍几种中规模集成器件及其应用、介绍基于功能块分析中规模时序逻辑电路的方法。2021/7/266 6.2 时序电路的分析方法时序电路的分析方法 分析时序电路的目的是确定已知电路的逻辑功能和分析时序电路的目的是确定已知电路的逻辑功能和工作特点。具体步骤如下：工作特点。具体步骤如下：(1)写相关方程式。写相关方程式。根据给定的逻辑电路图写出电路中各个触发器的根据给
3、定的逻辑电路图写出电路中各个触发器的时钟方程、驱动方程和输出方程。时钟方程、驱动方程和输出方程。时钟方程：时序电路中各个触发器时钟方程：时序电路中各个触发器CP脉冲的逻脉冲的逻辑关系。辑关系。驱动方程：时序电路中各个触发器的输入信号驱动方程：时序电路中各个触发器的输入信号之间的逻辑关系。之间的逻辑关系。输出方程：时序电路的输出输出方程：时序电路的输出Z=f（A，Q），若），若无输出时此方程可省略。无输出时此方程可省略。2021/7/267 (2)求各个触发器的状态方程。求各个触发器的状态方程。将时钟方程和驱动方程代入相应触发器的特征方将时钟方程和驱动方程代入相应触发器的特征方程式中，求出触发器
4、的状态方程。程式中，求出触发器的状态方程。(3)求出对应状态值。求出对应状态值。列状态表：将电路输入信号和触发器现态列状态表：将电路输入信号和触发器现态的所有取值组合代入相应的状态方程，求得相应触的所有取值组合代入相应的状态方程，求得相应触发器的次态，列表得出。发器的次态，列表得出。画状态图（反映时序电路状态转换规律及相画状态图（反映时序电路状态转换规律及相应输入、输出信号取值情况的几何图形）。应输入、输出信号取值情况的几何图形）。画时序图（反映输入、画时序图（反映输入、输出信号及各触发输出信号及各触发器状态的取值在时间上对应关系的波形图）。器状态的取值在时间上对应关系的波形图）。(4)归纳上
5、述分析结果，归纳上述分析结果，确定时序电路的功能。确定时序电路的功能。2021/7/2686.2.1 同步时序逻辑电路的分析举例同步时序逻辑电路的分析举例例例 1 分析如图分析如图5.1 所示的时序电路的逻辑功能。所示的时序电路的逻辑功能。解解:(1)写相关方程式。写相关方程式。时钟方程时钟方程 CP0=CP1=CP 驱动方程驱动方程 J0=1 K0=1 J1=K1=Q1J1F1C K1Q0J0F0C K0CP&ZnQ0nQ02021/7/269 输出方程输出方程Z=Q1Q0 (2)求各个触发器的状态方程。求各个触发器的状态方程。J K触发器特性方程为触发器特性方程为 Qn+1=将对应驱动方程
6、分别代入特性方程，将对应驱动方程分别代入特性方程，进行进行化简变换可得状态方程：化简变换可得状态方程：)(CPQKQJnn)(1100010CPQQQQnnnn)(1011111110CPQQQQQKQJQnnnnnn2021/7/2610 (3)求出对应状态值。求出对应状态值。列状态表：列状态表：列出电路输入信号和触发器列出电路输入信号和触发器原态的所有取值组合，代入相应的状态方程，原态的所有取值组合，代入相应的状态方程，求得相应的触发器次态及输出，列表得到状态求得相应的触发器次态及输出，列表得到状态表表5.1所示。所示。画状态图如图画状态图如图5.2（a）所示，画时序图）所示，画时序图如图
7、如图5.2（b）所示。）所示。2021/7/2611Q1Q0(a)(b)CPQ0Q1Z0 01 10 11 0 图6.2 时序电路对应图形 (a)状态图；(b)时序图2021/7/2612 CPZ 0 00 10 0 1 1 00 1 01 11 1 10 0 0nQ1nQ010nQ11nQ (4)归纳上述分析结果，确定该时序电路的逻辑功能。从时钟方程可知该电路是同步时序电路。)(1100010CPQQQQnnnn)(1011111110CPQQQQQKQJQnnnnnn2021/7/2613 从图从图6.2（a）所示状态图可知：随着）所示状态图可知：随着CP脉冲的脉冲的递增递增,不论从电路输
8、出的哪一个状态开始，触发器不论从电路输出的哪一个状态开始，触发器输出输出Q1Q0的变化都会进入同一个循环过程，的变化都会进入同一个循环过程，而且而且此循环过程中包括四个状态，并且状态之间是递增此循环过程中包括四个状态，并且状态之间是递增变化的。变化的。当当 Q1Q0=11时，输出时，输出Z=1；当；当Q1Q0取其他值时，取其他值时，输出输出Z=0;在在Q1Q0变化一个循环过程中，变化一个循环过程中，Z=1只出只出现一次，故现一次，故Z为进位输出信号。为进位输出信号。综上所述，此电路是带进位输出的同步四进制加综上所述，此电路是带进位输出的同步四进制加法计数器电路。法计数器电路。2021/7/26
9、146.2.2 异步二进制加法计数器异步二进制加法计数器 必须满足二进制加法原则：逢二进一（1+1=10，即Q由10时有进位。）组成二进制加法计数器时，各触发器应当满足：每输入一个计数脉冲，触发器应当翻转一次（即用T触发器）；当低位触发器由1变为0时，应输出一个进位信号加到相邻高位触发器的计数输入端。2021/7/2615图6-3 3位异步二进制加法计数器 仿真仿真（1）JK触发器构成的3位异步二进制加法计数器（用CP脉冲下降沿触发）电路组成 工作原理 2021/7/2616 计数器的状态转换表 表6-2 3位二进制加法计数器状态转换表 CP顺序Q2 Q1 Q0等效十进制数00 0 0010
10、0 1120 1 0230 1 1341 0 0451 0 1561 1 0671 1 1780 0 002021/7/2617 时序图 图6-4 3位二进制加法计数器的时序图 2021/7/2618 状态转换图 图6.5 3位二进制加法计数器的状态转换图 2021/7/2619 结论 如果计数器从000状态开始计数，在第八个计数脉冲输入后，计数器又重新回到000状态，完成了一次计数循环。所以该计数器是八进制加法计数器或称为模8加法计数器。如果计数脉冲CP的频率为f0，那么Q0输出波形的频率为1/2f0，Q1输出波形的频率为1/4 f0，Q2输出波形的频率为1/8 f0。这说明计数器除具有计数
11、功能外，还具有分频的功能。2021/7/2620异步二进制计数器的构成方法可以归纳为：N位异步二进制计数器由N个计数型（T）触发器组成。若采用下降沿触发的触发器加法计数器的进位信号从Q端引出 减法计数器的借位信号从Q端引出 若采用上升沿触发的触发器加法计数器的进位信号从Q端引出 减法计数器的借位信号从Q端引出 N位二进制计数器可以计2N个数，所以又可称为2N进制计数器。2021/7/2621异步二进制计数器的优点：电路较为简单。缺点：进位（或借位）信号是逐级传送的，工作频率不能太高；状态逐级翻转，存在中间过渡状态。状态从111000的过程？111110 100 0002021/7/26221.
12、1.寄存器通常分为两大类：寄存器通常分为两大类：数码寄存器：存储二进制数码、运算结果或指令等信息的电路。移位寄存器：不但可存放数码，而且在移位脉冲作用下，寄存器中的数码可根据需要向左或向右移位。2.组成：触发器和门电路。组成：触发器和门电路。一个触发器能存放一位二进制数码；N个触发器可以存放N位二进制数码。2021/7/26233.3.寄存器应用举例：寄存器应用举例：(1)运算中存贮数码、运算结果。(2)计算机的CPU由运算器、控制器、译码器、寄存器组成，其中就有数据寄存器、指令寄存器、一般寄存器。4.寄存器与存储器有何区别寄存器与存储器有何区别?寄存器内存放的数码经常变更，要求存取速度快，一
13、般无法存放大量数据。（类似于宾馆的贵重物品寄存、超级市场的存包处。）存储器存放大量的数据，因此最重要的要求是存储容量。（类似于仓库）2021/7/2624 数码寄存器具有接收、存放、输出和清除数码的功能。在接收指令（在计算机中称为写指令）控制下，将数据送入寄存器存放；需要时可在输出指令（读出指令）控制下，将数据由寄存器输出。6.3.16.3.1 数码寄存器数码寄存器 图6-6 单拍工作方式的数码寄存器1 1由由D D触发器构成的数码寄存器触发器构成的数码寄存器（1）电路组成 2021/7/2625（2）工作原理当CP时，触发器更新状态，Q3Q2Q1Q0=D3D2D1D0，即接收输入数码并保存。
14、单拍工作方式：不需清除原有数据，只要CP一到达，新的数据就会存入。常用4D型触发器74LS175、6D型触发器74LS174、8D型触发器74LS374或MSI器件等实现。2021/7/26262 2由由D D型锁存器构成的数码寄存器型锁存器构成的数码寄存器（1）锁存器的工作原理 图5-7 锁存器 工作过程：当CP=0时，Q=D，电路接收输入数据；即当使能信号到来（不锁存数据）时，输出端的信号随输入信号变化；当CP=1时，D数据输入不影响电路的状态，电路锁定原来的数据。即当使能信号结束后（锁存），数据被锁住，输出状态保持不变。2021/7/2627图6-8 8D型锁存器74LS373(a)外引
15、脚图 (b)逻辑符号2021/7/2628表6-3 8D型锁存器74LS373功能表 2021/7/2629 移位寄存器除了具有存储数码的功能外，还具有移位功能。移位功能：寄存器中所存数据，可以在移位脉冲作用下逐位左移或右移。在数字电路系统中，由于运算（如二进制的乘除法）的需要，常常要求实现移位功能。2021/7/2630 图6-9 4位右移位寄存器 1单向移位寄存器单向移位寄存器 单向移位寄存器，是指仅具有左移功能或右移功能的移位寄存器。（1）右移位寄存器 电路组成2021/7/2631 工作过程（仿真运行图5-9电路。）将数码1101右移串行输入给寄存器（串行输入是指逐位依次输入）。在接收
16、数码前，从输入端输入一个负脉冲把各触发器置为0状态（称为清零）。状态表 表6-4 4位右移位寄存器状态表 CP顺序输 入DSR输 出Q0 Q1 Q2 Q3010 0 0 0111 0 0 0201 1 0 0310 1 1 0401 0 1 1500 1 0 1600 0 1 0700 0 0 1800 0 0 02021/7/2632 时序图 图6-10 4位右移位寄存器时序图 2021/7/2633图6-11 4位左移位寄存器（2）左移位寄存器 2021/7/2634 工作过程（仿真运行图5-11电路。）将数码1011左移串行输入给寄存器。在接收数码前清零。状态表 表6-5 4位左移位寄存
17、器状态表 CP顺序输 入DSR输 出Q0 Q1 Q2 Q3010 0 0 0100 0 0 1210 0 1 0310 1 0 1401 0 1 1500 1 1 0601 1 0 0701 0 0 0800 0 0 02021/7/2635 时序图。图6-124位左移位寄存器时序图 2021/7/26362集成双向移位寄存器集成双向移位寄存器在单向移位寄存器的基础上，增加由门电路组成的控制电路实现。74LS194为四位双向移位寄存器。与74LS194的逻辑功能和外引脚排列都兼容的芯片有CC40194、CC4022和74198等。图6-13 双向移位寄存器74LS194（a）外引脚图 （b）逻
18、辑符号2021/7/2637表6-6 74LS194功能表 结论：清零功能最优先（异步方式）。计数、移位、并行输入都需CP的到来（同步方式）2021/7/2638 工作方式控制端M1M0区分四种功能。M1 M0功能0 0保持0 1右移1 0左移1 1并行置数2021/7/2639数据显示锁存器；序列脉冲信号发生器；数码的串并与并串转换；构成计数器 图6-14 2位数据显示锁存器 1数据显示锁存器数据显示锁存器 在许多设备中常需要显示计数器的计数值，计数值通常以8421BCD码计数，并以七段数码显示器显示。问题：如果计数器的计数速度高，人眼则无法辨认显示的字符。措施：在计数器和译码器之间加入锁存
19、器，就可控制数据显示的时间。若锁存信号C1时，计数器的输出数据可通过锁存器到达译码显示电路；若锁存信号C0时，数据被锁存，译码显示电路稳定显示锁存的数据。2021/7/26402序列脉冲信号发生器序列脉冲信号发生器 序列脉冲信号是在同步脉冲的作用下，按一定周期循环产生的一组二进制信号。如111011101110，每隔4位重复一次1110，称为4位序列脉冲信号。序列脉冲信号广泛用于数字设备测试、通信和遥控中的识别信号或基准信号等。图6-15 8位序列脉冲信号产生电路M1M0=01，为右移方式，Q3经非门接DSR，同时Q3作为OUT。首先令CR0，输出端全为零，则DSR为1；C P ，DS R数
20、据 右 移，Q3的 输 出 依 次 为0000111100001111。电路产生的8位序列脉冲信号为00001111。图6-16 8位序列脉冲信号发生器输出波形2021/7/26413.顺序脉冲发生器顺序脉冲发生器(1)顺序正脉冲 2021/7/2642（2）顺序负脉冲2021/7/2643图6.17 用74194构成的扭环形计数器 用74194构成的扭环形计数器2021/7/2644P160P1606.16.16.46.46.56.52021/7/26456.4.26.4.2同步非二进制计数器同步非二进制计数器6.4.36.4.3中规模集成中规模集成计数器及应用计数器及应用2021/7/26
21、46时序逻辑电路的特点？寄存器分类？位二进制数码需几个触发器来存放？2021/7/2647计数器：用以统计输入时钟脉冲CP个数的电路。计数器的分类：1按计数进制分 二进制计数器：按二进制数运算规律进行计数的电路称作二进制计数器。十进制计数器：按十进制数运算规律进行计数的电路称作十进制计数器。任意进制计数器：二进制计数器和十进制计数器之外的其它进制计数器统称为任意进制计数器。二进制计数器是结构最简单的计数器，但应用很广。2021/7/26482按数字的变化规律 加法计数器：随着计数脉冲的输入作递增计数的电路称作加法计数器。减法计数器：随着计数脉冲的输入作递减计数的电路称作减法计数器。加/减计数器
22、：在加/减控制信号作用下，可递增计数，也可递减计数的电路，称作加/减计数器，又称可逆计数器。也有特殊情况，不作加/减，其状态可在外触发控制下循环进行特殊跳转，状态转换图中构成封闭的计数环。3按计数器中触发器翻转是否同步分 异步计数器：计数脉冲只加到部分触发器的时钟脉冲输入端上，而其它触发器的触发信号则由电路内部提供，应翻转的触发器状态更新有先有后的计数器，称作异步计数器。同步计数器：计数脉冲同时加到所有触发器的时钟信号输入端，使应翻转的触发器同时翻转的计数器，称作同步计数器。2021/7/2649同步计数器中，各触发器的翻转与时钟脉冲同步。同步计数器的工作速度较快，工作频率也较高。1同步二进制
23、加法计数器 （1）设计思想：所有触发器的时钟控制端均由计数脉冲CP输入，CP的每一个触发沿都会使所有的触发器状态更新。应控制触发器的输入端，可将触发器接成T触发器。当低位不向高位进位时，令高位触发器的T0，触发器状态保持不变；当低位向高位进位时，令高位触发器的T=1，触发器翻转，计数加1。2021/7/2650图6-15 4位同步二进制加法计数器 T0=J0=K0=1T1=J1=K1=Q0 T2=J2=K2=Q1Q0T3=J3=K3=Q2Q1Q02021/7/2651表6-6 4位二进制加法计数器的状态转换表 CP顺序Q3 Q2 Q1 Q000 0 0 010 0 0 120 0 1 030
24、0 1 140 1 0 050 1 0 160 1 1 070 1 1 181 0 0 091 0 0 1101 0 1 0111 0 1 1121 1 0 0131 1 0 1141 1 1 0151 1 1 1160 0 0 0T0=J0=K0=1T1=J1=K1=Q0 T2=J2=K2=Q1Q0T3=J3=K3=Q2Q1Q02021/7/2652图6-16 4位同步二进制加法计数器的时序图 2021/7/26532同步二进制减法计数器同步二进制减法计数器 同步二进制计数器电路如图同步二进制计数器电路如图5.17所示。所示。QJCK&QF2Q2QJCK&RDQF1Q1QJCK&RDQF0Q
25、0清零CPRD图图6.17同步二进制计数器同步二进制计数器2021/7/2654l 分析过程分析过程:l (1)写相关方程式。写相关方程式。l 时钟方程时钟方程l CP0=CP1=CP2=CPll 驱动方程：驱动方程：l J0=1 K0=1nQJ01nQK01nnQQJ102nnQQK1022021/7/2655 (2)求各个触发器的状态方程。求各个触发器的状态方程。JK触发器特性方程为触发器特性方程为 将对应驱动方程式分别代入将对应驱动方程式分别代入JK触发器特性方程式，触发器特性方程式，进行化简变换可得状态方程：进行化简变换可得状态方程：)(1CPQKQJQnnn)(0000010CPQQ
26、KQJQnnnn)(01011010111111CPQQQQQQQQQKQJQnnnnnnnnnnn)(012012222212CPQQQQQQQKQJQnnnnnnnnn2021/7/2656 (3)求出对应状态值。求出对应状态值。列状态表如表列状态表如表6.7所示。所示。画状态图如图画状态图如图6.18（a）所示，）所示，画时序图如画时序图如图图5.18（b）所示。）所示。0 0 0 1 1 1 1 1 1 1 1 0 1 1 0 1 0 1 1 0 1 1 0 0 1 0 0 0 1 1 0 1 1 0 1 0 0 1 0 0 0 1 0 0 1 0 0 0nQ2nQ1nQ012nQ11
27、nQ10nQ2021/7/2657Q2Q1Q00 0 00 0 11 1 10 1 01 1 00 1 11 0 11 0 0CPQ0Q1Q2(a)(b)2021/7/2658 (4）归纳分析结果，归纳分析结果，确定该时序电路的逻辑功能。从确定该时序电路的逻辑功能。从时钟方程可知该电路是同步时序电路。从状态图可知随时钟方程可知该电路是同步时序电路。从状态图可知随着着CP脉冲的递增脉冲的递增,触发器输出触发器输出Q2Q1Q0值是递减的值是递减的,且经且经过八个过八个CP脉冲完成一个循环过程。脉冲完成一个循环过程。综上所述，此电路是同步三位二进制（或一位八进制）综上所述，此电路是同步三位二进制（或
28、一位八进制）减法计数器。从图减法计数器。从图5.18（b）所示时序图可知：）所示时序图可知：Q0端输端输出矩形信号的周期是输入出矩形信号的周期是输入CP信号的周期的两倍，所以信号的周期的两倍，所以Q0端输出信号的频率是输入端输出信号的频率是输入CP信号频率的信号频率的1/2，对应，对应Q1端输出信号的频率是输入端输出信号的频率是输入CP信号频率的信号频率的1/4，因此，因此N进进制计数器同时也是一个制计数器同时也是一个N分频器，谓分频就是降低频率，分频器，谓分频就是降低频率，N分频器输出信号频率是其输入信号频率的分频器输出信号频率是其输入信号频率的N分之一。分之一。2021/7/2659 (5
29、).同步二进制计数器的连接规律和特点同步二进制计数器的连接规律和特点 同步二进制计数器同步二进制计数器般由般由JK触发器和门电路触发器和门电路构成，有构成，有N个个JK触发器，就是触发器，就是N位同步二进制计数器。位同步二进制计数器。具体的连接规律如表具体的连接规律如表5.8所示。所示。CP0=CP1=CP(n-1)=CP(CP)(n个触发器个触发器)加法计数J0=K0=1Ji=Ki=Q(i-1)Q(i-2)Q0(n-1)i1)减法计数 J0=K0=1 (n-1)i1)0)2()1(.QQQKJiiii2021/7/2660 6.4.2.同步非二进制计数器同步非二进制计数器 例例 2分析图分析
30、图6.19 所示同步非二进制计数器的逻辑所示同步非二进制计数器的逻辑功能。功能。图图6.19 同步非二进制计数器同步非二进制计数器Q1J1F1K1Q0J0F0K0CP&Q1Q2J2F2K2Q2Q02021/7/2661解解 (1)写相关方程式。写相关方程式。时钟方程时钟方程 CP0=CP1=CP2=CP驱动方程驱动方程 k0=1nQJ20nQJ01nQK01nnQQJ10212K2021/7/2662 (2)求各个触发器的状态方程求各个触发器的状态方程：)(02000010CPQQQKQJQnnnnn)(1010111111CPQQQQQKQJQnnnnnnn)(012212222212CPQ
31、QQQQQQKQJQnnnnnnnnn (3)求出对应状态值。求出对应状态值。列状态表。列状态表。列出电路输入信号和触发器原态的列出电路输入信号和触发器原态的所有取值组合，代入相应的状态方程，求得相应的触所有取值组合，代入相应的状态方程，求得相应的触发器次态及输出，发器次态及输出，列表得到状态表，列表得到状态表，如表如表5.9所示。所示。2021/7/2663 cp 0 0 00 0 1 0 0 10 1 0 0 1 00 1 1 0 1 11 0 0 1 0 00 0 0 1 0 10 1 0 1 1 00 1 01 1 10 0 0nQ2nQ1nQ012nQ11nQ10nQ)(020000
32、10CPQQQKQJQnnnnn)(1010111111CPQQQQQKQJQnnnnnnn)(012212222212CPQQQQQQQKQJQnnnnnnnnn2021/7/2664 画状态图如图画状态图如图6.20（a）所示，）所示，时序图如时序图如图图6.20（b）所示。）所示。0 0 01 0 00 0 10 1 01 0 1CPQ0Q1Q2(a)(b)1 1 10 1 1Q3Q2Q11 1 02021/7/2665 (4)归纳分析结果，归纳分析结果，确定该时序电路的逻辑功能。从时确定该时序电路的逻辑功能。从时钟方程可知该电路是同步时序电路。钟方程可知该电路是同步时序电路。从表从表6
33、.9所示状态表可知：所示状态表可知：计数器输出计数器输出Q2Q1Q0本应有本应有八种状态八种状态000111。但根据特性方程分析可知，随着。但根据特性方程分析可知，随着CP脉冲的递增脉冲的递增,触发器输出触发器输出Q2Q1Q0会进入一个有效循环会进入一个有效循环过程，此循环过程包括了过程，此循环过程包括了五个五个有效输出状态，其余三个有效输出状态，其余三个输出状态为无效状态，如图输出状态为无效状态，如图5.17（a）状态图所示，所）状态图所示，所以要检查该电路能否自启动。以要检查该电路能否自启动。2021/7/2666 检查的方法是：不论电路从哪一个状态开始工检查的方法是：不论电路从哪一个状态
34、开始工作，在作，在CP脉冲作用下，触发器输出的状态都会脉冲作用下，触发器输出的状态都会进入有效循环圈内，此电路就能够自启动；反之，进入有效循环圈内，此电路就能够自启动；反之，则此电路不能自启动。则此电路不能自启动。综上所述，此电路是具有自启动功能的同步综上所述，此电路是具有自启动功能的同步五进制加法计数器。五进制加法计数器。2021/7/26676.4.3 集成计数器介绍集成计数器介绍 集成计数器种类很多，有同步的，也集成计数器种类很多，有同步的，也有异步的。集成计数器功能比较完善，有异步的。集成计数器功能比较完善，一般设有更多的附加功能，适用性强，一般设有更多的附加功能，适用性强，使用也更方
35、便。使用也更方便。1.异步集成计数器异步集成计数器74290 二二-五五-十进制异步加法计数器十进制异步加法计数器74290的的电路结构如图电路结构如图6.21所示。所示。2021/7/2668QJSDCPKRDQJCPK1RDQCPK1RDF0F1F2QJCPKRDF3&SDQ&S9(1)S9(2)CP0CP1R0(1)R0(2)二 进 制 计 数 器五 进 制 计 数 器Q1Q0Q2Q32021/7/2669l逻辑功能示意图和引脚图如图逻辑功能示意图和引脚图如图6.22所示。所示。l l l图图6.22 74290的逻辑功能示意图和引脚图的逻辑功能示意图和引脚图2021/7/2670 74
36、LS290芯片的管脚排列如图芯片的管脚排列如图6.22所示。其所示。其中，中，S9(1)、S9(2)称为置称为置“9”端，端，R0(1)、R0(2)称称为置为置“0”端；端；CP0、CP1端为计数时钟输入端，端为计数时钟输入端，Q3Q2Q1Q0为输出端，为输出端，NC表示空脚。表示空脚。74LS290逻辑功能如表逻辑功能如表5.8所示。所示。置置“9”功能：当功能：当S9(1)=S9(2)=1时，不论其他时，不论其他输入端状态如何，计数器输出输入端状态如何，计数器输出Q3Q2Q1Q0=1001，而，而(1001)2=(9)10，故又称异步置数功能。，故又称异步置数功能。2021/7/2671S
37、9(1)S9(2)R0(1)R0(2)CP0 CP1Q3 Q2 Q1 Q0 1 1 1 0 0 1 0 1 1 0 1 1 0 0 0 0 0 0 0 1 S9(1)S9(2)=0 R0(1)R0(2)cp 0 0 cp cp Q0 Q3 CP3 二进制二进制 五进制五进制 8421 十进制十进制 5421 十进制十进制 置置“0”功能：功能：当当S9(1)和和S9(2)不全为不全为1，并且，并且R0(1)=R0(2)=1时，时，不不论其他输入端状态如何，论其他输入端状态如何，计数器输出计数器输出Q3Q2Q1Q0=0000，故又称异，故又称异步清零功能或复位功能。步清零功能或复位功能。计数功能
38、：当计数功能：当S9(1)和和S9(2)不全为不全为1，并且，并且R0(1)和和R0(2)不全为不全为1，输入计数脉冲输入计数脉冲CP时，时，计数器开始计数。计数器开始计数。2021/7/2672l2.74290的应用的应用l 74290通过输入输出端子的不同连接，通过输入输出端子的不同连接，可组成不同进制的计数器。图可组成不同进制的计数器。图6.23图图6.25分别是用分别是用74290组成的二进制、五进组成的二进制、五进制和十进制计数器（箭头示出信号的输入制和十进制计数器（箭头示出信号的输入输出端）。输出端）。2021/7/26732021/7/26742021/7/26752021/7/
39、2676l 利用反馈复位使计数器清零从而跳利用反馈复位使计数器清零从而跳过无效状态构成所需进制计数器的方法，过无效状态构成所需进制计数器的方法，称为反馈复位法或反馈清零法。称为反馈复位法或反馈清零法。l 当计数长度较长时，可将集成计数当计数长度较长时，可将集成计数器级联起来使用。器级联起来使用。2021/7/2677 利用一片利用一片74LS290集成计数器芯片，构成十进制以内其集成计数器芯片，构成十进制以内其他进制，可以采用直接清零法，六进制计数器如图他进制，可以采用直接清零法，六进制计数器如图626所示。所示。Q3Q2Q1Q074LS290CP1CP0R0(1)&R0(2)S9(1)S9(
40、2)2021/7/2678 构成计数器的进制数与需要使用的芯片片数相适应。构成计数器的进制数与需要使用的芯片片数相适应。例如，用例如，用74LS290芯片构成二十四进制计数器，芯片构成二十四进制计数器，N=24，就需要两片就需要两片74LS290；先将每块先将每块74290-均连接成均连接成8421吗十进制计数器，吗十进制计数器，将低位的芯片输出端和高位芯片输入端。相连，采用将低位的芯片输出端和高位芯片输入端。相连，采用直接清零法实现二十四进制技术。需要注意的是其中直接清零法实现二十四进制技术。需要注意的是其中的与门的输出要同时送到每块芯片的置的与门的输出要同时送到每块芯片的置“0”端端R0(
41、1)，R0(2)实现电路如图实现电路如图527所示所示2021/7/267974LS290(十位)CP1CP0&74LS290(个位)CP1CP0R0(1)R0(2)S9(1)S9(2)S9(1)S9(2)R0(1)R0(2)Q3Q2Q1Q0Q3Q2Q1Q02021/7/26803.同步集成计数器同步集成计数器74161l 集成芯片集成芯片74161是同步的可预置是同步的可预置4位位二进制加法计数器。图二进制加法计数器。图6.26分别是它的逻分别是它的逻辑电路图和引脚图。辑电路图和引脚图。2021/7/2681（1）.74LS161的逻辑功能的逻辑功能图6.28 74LS161的外引线图 状态
42、输出图6.27 74LS161的逻辑符号 并行输入CP输入2021/7/2682表6-10 74LS161的功能表 CO=Q3 Q2 Q1 Q0 CTT2021/7/2683（2）.任意（任意（N）进制计数器）进制计数器 以集成同步计数器以集成同步计数器74LS161为例，可采用不为例，可采用不同方法构成任意（同方法构成任意（N）进制计数器。）进制计数器。1）直接清零法）直接清零法 直接清零法是利用芯片的复位端直接清零法是利用芯片的复位端 和与和与非门，将非门，将N所对应的输出二进制代码中等于所对应的输出二进制代码中等于“1”的输出端，通过与非门反馈到集成芯片的复位的输出端，通过与非门反馈到集
43、成芯片的复位端端 ，使输出回零。，使输出回零。CRCR2021/7/2684 例如例如,用用74LS161芯片构成十进制计数器，令芯片构成十进制计数器，令 =CTP=CTT=“1”，因为，因为N=10，其对应的二进制代码为，其对应的二进制代码为1010，将输出端，将输出端Q3和和Q1通过与非门接至通过与非门接至74LS161的复位端的复位端 ，电路如图，电路如图6.29所示，所示，实现实现N值反馈清零法。值反馈清零法。图图6.29 直接清零法构成十进制计数器直接清零法构成十进制计数器（a）构成电路构成电路;（b）计数过程（即状态图）计数过程（即状态图）Q3Q2Q1Q0CRLDCTT74LS16
44、1&CTP“1”“1”“1”0 0 0 00 0 0 10 0 1 00 0 1 11 0 1 01 0 0 11 0 0 00 1 1 10 1 1 00 1 0 10 1 0 0Q3Q2Q1Q0(a)(b)CRLD2021/7/2685 当当 =“0”时，计数器输出复位清零。因时，计数器输出复位清零。因 =,故由故由“0”变变“1”时，计数器开始加法计数。时，计数器开始加法计数。当第当第10个个CP脉冲输入时，脉冲输入时，Q3Q2Q1Q0=1010，与非门的，与非门的输出为输出为“0”，即，即 =“0”，使计数器复位清零，与非，使计数器复位清零，与非门的输出变为门的输出变为“1”，即，即
45、=“1”时，计数器又开始重时，计数器又开始重新计数。新计数。2）预置数法预置数法 而预置数法利用的是芯片的预置控制端而预置数法利用的是芯片的预置控制端 和预置和预置输入端输入端D3D2D1D0，因，因 是同步预置数端，所以只能是同步预置数端，所以只能采用采用N-1值反馈法。值反馈法。CRCR13QQ CRCRLDLD2021/7/2686Q3Q2Q1Q074LS161LDCTTCTPCPD3D2D1D0CR&“1”110 0 0 00 0 0 10 0 1 00 1 1 0Q3Q2Q1Q00 1 0 00 0 1 10 1 0 1(a)(b)例如例如,图图6.30（a）所示的七进制计数器）所示
46、的七进制计数器2021/7/2687 3）进位输出置最小数法进位输出置最小数法 进位输出置最小数法是利用芯片的预置控制端进位输出置最小数法是利用芯片的预置控制端 和进位输出端和进位输出端CO，将，将CO端输出经非门送到端输出经非门送到 端，端，令预置输入端令预置输入端D3D2D1D0输入最小数输入最小数M对应的二进制数，对应的二进制数，最小数最小数M=24-N。例如例如,九进制计数器九进制计数器N=9，对应的最小数，对应的最小数M=24-9=7，(7)10=(0111)2，相应的预置输入端，相应的预置输入端D3D2D1D0=0111，并，并且令且令 =CTP=CTT=“1”，电路如图，电路如图
47、6.31（a）所示，）所示，对应状态图如图对应状态图如图6.31（b）所示，从）所示，从01111111共九个共九个有效状态。有效状态。LDLDCR2021/7/2688l 图图6.31进位输出置最小数法构成九进制计数器（同步预置）进位输出置最小数法构成九进制计数器（同步预置）l （a）构成电路构成电路;（b）计数过程（即状态图）计数过程（即状态图）Q3Q2Q1Q0COCPD3D2D1D0LD10 1 1 11 0 0 01 0 0 11 1 1 0Q3Q2Q1Q01 1 0 01 0 1 11 1 0 1(a)(b)“0”1 0 1 01 1 1 1“1”“1”“1”2021/7/2689十
48、进制计数器的计数状态顺序表 复习：几种方法设计电路举例（以十进制计数器为例）2021/7/2690图6-32 74LS161构成十进制计数器 改变改变D3 D2 D1 D0的状态，可以实现其它进制计数。的状态，可以实现其它进制计数。令令D3 D2 D1 D00110 利用进位输出CO取状态1111 实现十进制计数实现十进制计数（0110到到1111）2021/7/2691图6-33用74LS161构成从0开始计数的十进制计数器 改变与非门的输入信号，改变与非门的输入信号，可以实现其它进制计数。可以实现其它进制计数。令令D3 D2 D1 D00000 利用与非门拾取状态1001 可实现从可实现从
49、0开始计数的十进制计数开始计数的十进制计数（0000到到1001）2021/7/2692用74LS161构成从0开始计数的十进制计数器 改变与非门的输入信号改变与非门的输入信号，可以实现其它进制计数。，可以实现其它进制计数。利用与非门拾取状态1010 实现十进制计数实现十进制计数（0000到到1001）2021/7/2693 4）级联法级联法 一片一片74LS161可构成从二进制到十六进制之间任意可构成从二进制到十六进制之间任意进制的计数器。利用两片进制的计数器。利用两片74LS161，就可构成从二进，就可构成从二进制到二百五十六进制之间任意进制的计数器。依次类制到二百五十六进制之间任意进制的
50、计数器。依次类推，可根据计数需要选取芯片数量。推，可根据计数需要选取芯片数量。当计数器容量需要采用两块或更多的同步集成计数当计数器容量需要采用两块或更多的同步集成计数器芯片时，器芯片时，可以采用级联方法可以采用级联方法:将低位芯片的进位输将低位芯片的进位输出端出端CO端和高位芯片的计数控制端端和高位芯片的计数控制端CTT或或CTP直接连直接连接，外部计数脉冲同时从每片芯片的接，外部计数脉冲同时从每片芯片的CP端输入，端输入，再根再根据要求选取上述三种实现任意进制的方法之一，完成据要求选取上述三种实现任意进制的方法之一，完成对应电路。对应电路。2021/7/2694例：用两片CT74LS161级
