1、数字设计第2章1q集成逻辑门集成逻辑门q常用常用MSI组合逻辑模块组合逻辑模块q组合型可编程逻辑器件组合型可编程逻辑器件q组合逻辑电路分析组合逻辑电路分析q组合逻辑电路设计组合逻辑电路设计q组合逻辑电路的组合逻辑电路的VHDL描述描述q组合逻辑电路中的险象组合逻辑电路中的险象第第2 2章章 组合逻辑电路分析与设计组合逻辑电路分析与设计主要内容主要内容数字设计第2章22.1 2.1 集成逻辑门集成逻辑门数字集成电路的集成度分类数字集成电路的集成度分类三类典型的数字集成电路三类典型的数字集成电路 TTL、CMOS、ECL数字设计第2章3一、集成逻辑门系列一、集成逻辑门系列1.CMOS逻辑门逻辑门v
2、 最简单的集成逻辑门最简单的集成逻辑门CMOS非门非门数字设计第2章4v CMOS与非门和或非门与非门和或非门数字设计第2章5v CMOS逻辑系列逻辑系列40004000系列系列74HC系列系列74HCT系列系列 v CMOS逻辑电路的特点逻辑电路的特点逻辑摆幅大，电路抗干扰能力强。逻辑摆幅大，电路抗干扰能力强。静态功耗低。静态功耗低。输入阻抗极大，驱动同类型逻辑门的能力强。输入阻抗极大，驱动同类型逻辑门的能力强。容易因静电感应造成器件击穿而损坏。容易因静电感应造成器件击穿而损坏。v CMOS集成电路使用注意事项集成电路使用注意事项器件防静电包装器件防静电包装人员和设备良好接地人员和设备良好接
3、地正确处理不用的输入端。正确处理不用的输入端。数字设计第2章62.TTL逻辑门逻辑门v 74民品系列、民品系列、54军品系列军品系列v 74系列中的子系列系列中的子系列v 74系列的发展和演变系列的发展和演变v TTL与与CMOS的比较的比较电源电压：典型电源电压：典型TTL（5V），），CMOS（318V）输出高电平：输出高电平：TTL（3.6V），），CMOS（VDD0.1）逻辑摆幅和抗干扰能力：逻辑摆幅和抗干扰能力：CMOS更好更好静态功耗：静态功耗：CMOS的静态功耗很低的静态功耗很低数字设计第2章73.ECL逻辑门逻辑门v 高速逻辑电路系列高速逻辑电路系列v 特点特点ECL的基本逻辑
4、门是的基本逻辑门是“或或/或非门或非门”早期早期ECL电路使用的单一负电源供电，输出低电平电路使用的单一负电源供电，输出低电平为，高电平为，该电平与为，高电平为，该电平与TTL和和CMOS器件的逻辑器件的逻辑电平不兼容。新型电平不兼容。新型ECL电路既可以采用、也可以采电路既可以采用、也可以采用供电，方便了不同系列逻辑器件的互联。用供电，方便了不同系列逻辑器件的互联。强调高速度的强调高速度的ECL系列存在高功耗的缺点。系列存在高功耗的缺点。ECL逻辑门的逻辑门的“或或”输出端具有输出端具有“线与线与”功能、功能、“或非或非”输出端具有输出端具有“线或线或”功能功能 数字设计第2章8二、集成逻辑
5、门的主要电气指标二、集成逻辑门的主要电气指标 1.逻辑电平逻辑电平v 电压传输特性电压传输特性输入低电平输入低电平VIL 关门电平关门电平VOFF 输入高电平输入高电平VIH 开门电平开门电平VON 输出低电平输出低电平VOL 输出高电平输出高电平VOH 数字设计第2章92.噪声容限噪声容限v 低电平输入时的噪声容限低电平输入时的噪声容限VNL=VOFFVOLMAX v 高电平输入时的噪声容限高电平输入时的噪声容限VNH=VOHMINVON=2.4V=0.8V=0.5V=2.0V =5V VCCGNDVOHVOHMINVTHVIHVIHMINVILVILMAXVOLOLMAXVVNHVNL N
6、LVVCCGNDNHVVOHMINVVTHOLMAXILMAXVVIHMIN=1.5VVNHVNL=0.4V=0.3V=4.9V=1.35V=0.1V=3.85V=5V VCCGNDVOHMINVVTHOLMAXILMAXVVIHMIN=2.5VVNHVNL=1.05V=1.25V(a)(b)(c)图25 输入、输出电平和噪声容限示意图(a)一般关系；(b)典型TTL；(c)典型CMOS数字设计第2章103.输出驱动能力输出驱动能力v 高电平输出电流高电平输出电流IOH v 低电平输出电流低电平输出电流IOL v 扇出系数扇出系数NO逻辑电路在正常工作条件下，一个输出端可以同时驱逻辑电路在正常
7、工作条件下，一个输出端可以同时驱动同系列逻辑电路输入端数目的最大值。动同系列逻辑电路输入端数目的最大值。4.功耗功耗：逻辑电路消耗的电源功率逻辑电路消耗的电源功率 v 静态功耗：电路的输出状态不变时的功率损耗。静态功耗：电路的输出状态不变时的功率损耗。v 动态功耗：电路状态变化时产生的功耗。动态功耗：电路状态变化时产生的功耗。v 低速电路的功耗以静态功耗为主；高速电路的低速电路的功耗以静态功耗为主；高速电路的功耗以动态功耗为主。功耗以动态功耗为主。数字设计第2章115.时延时延v 时延时延tpd ，就是从输入信号达到电路输入端，到，就是从输入信号达到电路输入端，到相应的输出信号出现在电路输出端
8、之间所需要相应的输出信号出现在电路输出端之间所需要的时间。的时间。v 上升时延上升时延tpLH 下降时延下降时延tpHL 平均时延平均时延tpd()/2pdpHLpLHttt数字设计第2章126不同系列逻辑门的性能比较不同系列逻辑门的性能比较数字设计第2章13三、逻辑电路的其它输入、输出结构三、逻辑电路的其它输入、输出结构 1.施密特触发器输入施密特触发器输入 v 典型逻辑门对输入电压在阈值电压附近的波动典型逻辑门对输入电压在阈值电压附近的波动敏感，容易造成输出错误。敏感，容易造成输出错误。v 施密特触发器输入结构采用两个不同的阈值电施密特触发器输入结构采用两个不同的阈值电压来克服输入电压的波
9、动压来克服输入电压的波动。数字设计第2章142.三态输出结构三态输出结构v 三态输出：逻辑电路的输出端不仅可以输出三态输出：逻辑电路的输出端不仅可以输出0 0和和1 1，还可以呈现高阻抗状态。，还可以呈现高阻抗状态。v 具有三态输出结构的非门的逻辑符号和真值表。具有三态输出结构的非门的逻辑符号和真值表。v 三态输出是一种独立于电路逻辑功能的输出结三态输出是一种独立于电路逻辑功能的输出结构，不同逻辑功能的电路，可以根据需要设置构，不同逻辑功能的电路，可以根据需要设置三态输出端。三态输出端。数字设计第2章15v 三态总线三态总线将多个三态输出端接在一起就构成了三态总线。将多个三态输出端接在一起就构
10、成了三态总线。三态门还能用于实现数据的双向传输。三态门还能用于实现数据的双向传输。数字设计第2章163.漏极（集电极）开路输出结构漏极（集电极）开路输出结构 v使用漏极开路门时，必须在输出端使用漏极开路门时，必须在输出端Z Z外接一个负载电阻外接一个负载电阻R RL L，上拉到一个正电源上拉到一个正电源V VCCCC。改变上拉电源，可以改变输出电。改变上拉电源，可以改变输出电平，使之适用于逻辑电平不同的器件系列的互联。平，使之适用于逻辑电平不同的器件系列的互联。v多个漏极开路逻辑门的输出端可以直接连在一起，实现多个漏极开路逻辑门的输出端可以直接连在一起，实现所谓的所谓的“线与逻辑线与逻辑”。Z
11、AB CD数字设计第2章174.CMOS模拟信号传输门结构模拟信号传输门结构 v 当使能信号当使能信号EN=1EN=1时，时，MOSMOS管导通，管导通，A A、B B之间呈现之间呈现低阻通道低阻通道,模拟信号（或数字信号）可以沿任意模拟信号（或数字信号）可以沿任意方向传输（方向传输（ABAB或或BABA）。当使能信号）。当使能信号EN=0EN=0时，时，MOSMOS管截止，沟道消失，管截止，沟道消失，A A、B B之间只有极低的漏之间只有极低的漏电流，相当于开关断开。电流，相当于开关断开。数字设计第2章18一、加法器一、加法器 q加法器是用于实现两个二进制数加法运算的电路。加法器是用于实现两
12、个二进制数加法运算的电路。q加法器分类：加法器分类：不考虑低位进位的不考虑低位进位的2 2个一位二进制数相加的半加器个一位二进制数相加的半加器考虑低位进位的考虑低位进位的2 2个一位二进制数相加的全加器个一位二进制数相加的全加器实现实现2 2个多位二进制数相加的加法器个多位二进制数相加的加法器实现两个十进制数相加的实现两个十进制数相加的BCDBCD码加法器码加法器带符号数加法器等。带符号数加法器等。2.2 2.2 常用常用MSIMSI组合逻辑模块组合逻辑模块 数字设计第2章191.半加器半加器 v 实现两个实现两个1位二进制数相加的电路称为半加器位二进制数相加的电路称为半加器 数字设计第2章2
13、02.全加器全加器 v 带有低位进位输入的一位加法器带有低位进位输入的一位加法器 数字设计第2章213串行加法器串行加法器 v 串行加法器：将串行加法器：将n n个一位全加器级联，得到两个个一位全加器级联，得到两个n n位二进制数的加法电路。位二进制数的加法电路。串行加法器时延较大，电路的工作速度较慢。串行加法器时延较大，电路的工作速度较慢。数字设计第2章224先行进位先行进位4位二进制全加器位二进制全加器7483/283 数字设计第2章23v 7483/2837483/283的级联扩展的级联扩展 数字设计第2章24二、比较器二、比较器 q数值比较器用于比较两个数的大小，并给出数值比较器用于比
14、较两个数的大小，并给出“大大于于”、“等于等于”和和“小于小于”三种比较结果。三种比较结果。q两个多位二进制数比较大小的方法：两个多位二进制数比较大小的方法：从高位开始，逐位比较。从高位开始，逐位比较。高位不同，结果立现。高位不同，结果立现。高位相等，比较结果由低位的比较结果决定。高位相等，比较结果由低位的比较结果决定。当各位都对应相等时，则两个数完全相等。当各位都对应相等时，则两个数完全相等。q比较器分类：比较器分类：半比较器：只能比较半比较器：只能比较2 2个一位二进制数的比较器。个一位二进制数的比较器。全比较器：比较全比较器：比较2 2个一位二进制数。当它们相等时，全比个一位二进制数。当
15、它们相等时，全比较器的比较结果由低位送来的比较结果决定。较器的比较结果由低位送来的比较结果决定。数字设计第2章251.4位二进制数比较器位二进制数比较器7485 v 74857485是采用并行比较结构的是采用并行比较结构的4 4位二进制数比较器位二进制数比较器数字设计第2章26v 功能表用于描述芯片功能。功能表用于描述芯片功能。数字设计第2章2727485的级联扩展的级联扩展 v 74857485的三个级联输入端用于连接低位芯片的三个的三个级联输入端用于连接低位芯片的三个比较输出端，实现比较位数的扩展。比较输出端，实现比较位数的扩展。数字设计第2章28三、编码器三、编码器 q 编码：将一组字符
16、或信号用二进制代码编码：将一组字符或信号用二进制代码加以表示。加以表示。q 编码器：实现编码的数字电路，对于每编码器：实现编码的数字电路，对于每一个有效的输入信号，编码器输出与之一个有效的输入信号，编码器输出与之对应的一组二进制代码。对应的一组二进制代码。q 编码器分类：编码器分类：2 2n n线线n n线编码器（二进制编码器）线编码器（二进制编码器）BCDBCD码编码器（十进制编码器）码编码器（十进制编码器）数字设计第2章291.2n线线n线编码器线编码器 v 以基本的以基本的8 8线线3 3线编码器为例线编码器为例v 存在问题：存在问题：没有键被按下（即编码输入全为没有键被按下（即编码输入
17、全为0 0）时，编码输出为）时，编码输出为“000”000”，无法与，无法与I I0 01 1的编码输入相区别。的编码输入相区别。若同时有多个键被按下（即有多个编码输入端同时为若同时有多个键被按下（即有多个编码输入端同时为1 1），），编码输出将出现混乱。编码输出将出现混乱。输出函数表达式数字设计第2章3028线线3线优先编码器线优先编码器74148 v 优先编码器优先编码器:当多个编码输入信号同时有效时，当多个编码输入信号同时有效时，编码器仅对其中优先级最高的信号进行编码。编码器仅对其中优先级最高的信号进行编码。v 低电平有效：就是信号有效时为低电平。低电平有效：就是信号有效时为低电平。数字
18、设计第2章31v 会看会看MSIMSI的功能表的功能表编码输入编码输入编码输出编码输出使能输入使能输入使能输出使能输出组选择输出组选择输出EIEOGS210A A A70I I数字设计第2章32v 7414874148的级联扩展的级联扩展3BCD码编码器码编码器 v 图图2 22222可以用于实现各种可以用于实现各种BCDBCD码编码器。码编码器。数字设计第2章33四、译码器四、译码器 q 译码器执行与编码器相反的操作。译码器执行与编码器相反的操作。q 译码器分类：译码器分类：全译码器：译码器输入的全译码器：译码器输入的n n位二进制代码有位二进制代码有2 2n n种不同的取值，称为种不同的取
19、值，称为2 2n n种不同的编码值。种不同的编码值。若将每种编码分别译出，则译码器有个若将每种编码分别译出，则译码器有个2 2n n译码输出端，这种译码器称为全译码器。译码输出端，这种译码器称为全译码器。部分译码器：若译码器输入的编码是一位部分译码器：若译码器输入的编码是一位BCDBCD码，则不是输入取值的所有组合都有意码，则不是输入取值的所有组合都有意义，此时只需要与输入义，此时只需要与输入BCDBCD码相对应的十个码相对应的十个译码输出端，这种译码器称为部分译码器。译码输出端，这种译码器称为部分译码器。数字设计第2章3413线线8线译码器线译码器74138 v 7413874138是是3
20、3位自然二进制编码的全译码器。位自然二进制编码的全译码器。使能输入：只有当使能输入：只有当 时，该译码器才使能。时，该译码器才使能。7413874138的译码输出信号低电平有效。的译码输出信号低电平有效。7413874138输出了编码输入变量的所有最大项。输出了编码输入变量的所有最大项。12A2BG GG100数字设计第2章3524线线16线译码器线译码器74154和和BCD码译码器码译码器 v 7415474154是输出低电平有效的是输出低电平有效的4 4线线1616线全译码器。线全译码器。v 利用利用7415474154可以实现各种可以实现各种BCDBCD码译码器。码译码器。数字设计第2章
21、363七段显示译码器七段显示译码器 v LEDLED七段显示器七段显示器通过七个发光段的亮灭组合，实现十进制字符通过七个发光段的亮灭组合，实现十进制字符0 09 9的显的显示，各段按示，各段按a ag g命名。命名。共阴极七段显示器的段驱动为高电平有效，共阳极七段显共阴极七段显示器的段驱动为高电平有效，共阳极七段显示器的段驱动是低电平有效。示器的段驱动是低电平有效。数字设计第2章37v 七段显示译码器七段显示译码器74487448功能：将功能：将8421BCD8421BCD码变换为七段显示码，输出高电平有效。码变换为七段显示码，输出高电平有效。数字设计第2章38数字设计第2章39 744874
22、48的四种工作模式：字符显示、灭灯、灭的四种工作模式：字符显示、灭灯、灭0 0和试灯。和试灯。字符显示模式（功能表第一列为015对应的16行）显示16种字符，其中输入为00001001时输出8421BCD码对应的字符09；输入10101111时输出特殊字符。灭灯模式就是强行熄灭所有LED。灭0模式用于多位显示时关闭有效位之外多余的0的显示。试灯模式检验LED是否正常，各段全亮，与数据输入无关。利用利用 实现多位十进制数码显示器中熄灭多余实现多位十进制数码显示器中熄灭多余0 0的电路的电路 RBI RBO和数字设计第2章404译码器的扩展和应用译码器的扩展和应用 v 译码器的扩展译码器的扩展v
23、译码器用于计算机中的地址译码译码器用于计算机中的地址译码数字设计第2章41五、数据选择器和数据分配器五、数据选择器和数据分配器q 数据选择器用于从多路输入信号中选择数据选择器用于从多路输入信号中选择一路信号输出。一路信号输出。q 数据分配器用于将一路输入信号分配到数据分配器用于将一路输入信号分配到不同的输出通道。不同的输出通道。数字设计第2章4218选选1数据选择器数据选择器74151 数字设计第2章432数据选择器的扩展数据选择器的扩展 3数据分配器数据分配器 数字设计第2章44数字设计第2章45q 可编程逻辑器件中集成了大量的逻辑门、可编程逻辑器件中集成了大量的逻辑门、连线、记忆单元等电路
24、资源，这些电路连线、记忆单元等电路资源，这些电路资源的使用由用户通过计算机编程方式资源的使用由用户通过计算机编程方式加以确定。加以确定。q 本节介绍本节介绍PLD的基本结构和表示方法，的基本结构和表示方法，以及以及PLD在组合逻辑电路中的简单应用。在组合逻辑电路中的简单应用。2.3 2.3 组合型可编程逻辑器件组合型可编程逻辑器件数字设计第2章46一、一、PLD的一般结构与电路画法的一般结构与电路画法 qPLD的基本结构中，包括输入输出缓冲电的基本结构中，包括输入输出缓冲电路、与阵列和或阵列。与或阵列是其主体，路、与阵列和或阵列。与或阵列是其主体，任何逻辑函数都可以写成与或表达式的形任何逻辑函
25、数都可以写成与或表达式的形式，通过与或阵列实现函数功能。式，通过与或阵列实现函数功能。数字设计第2章471PLD中连接的表示方法中连接的表示方法 数字设计第2章482基本逻辑门的基本逻辑门的PLD表示法表示法 数字设计第2章493与或阵列图与或阵列图v PLD中的与门被组织成与阵中的与门被组织成与阵列结构，或门被组织成或阵列结构，或门被组织成或阵列结构，与门输出的乘积项列结构，与门输出的乘积项在或阵列中求和。在或阵列中求和。v 图图238是一个用与或阵是一个用与或阵列表示的电路图，与阵列是列表示的电路图，与阵列是固定的，四个与门实现了固定的，四个与门实现了A、B两个变量的四个最小项；两个变量的
26、四个最小项；或阵列是可以编程的。或阵列是可以编程的。v 函数函数F1和和F2的表达式为的表达式为 12F(A,B)ABABABm(0,1,3)F(A,B)ABABm(1,2)数字设计第2章50二、二、组合型组合型PLD q PLD的分类：的分类：可编程只读存储器（可编程只读存储器（PROM）可编程逻辑阵列（可编程逻辑阵列（PLA）可编程阵列逻辑（可编程阵列逻辑（PAL）通用阵列逻辑（通用阵列逻辑（GAL）复杂可编程逻辑器件（复杂可编程逻辑器件（CPLD）现场可编程门阵列（现场可编程门阵列（FPGA）简单简单PLD（SPCD）复杂复杂PLD数字设计第2章51v只读存储器（只读存储器（ROM）是计
27、算机中用于存储确定信息的存储）是计算机中用于存储确定信息的存储器。其中的数据由器。其中的数据由ROM生产厂家在制造生产厂家在制造ROM时时“写入写入”，出厂后，用户无法修改。出厂后，用户无法修改。vROM中的数据通常按字节（中的数据通常按字节（8 8比特）寻址，每个地址对应比特）寻址，每个地址对应一字节数据。一字节数据。1可编程只读存储器可编程只读存储器PROM和和EPROM 数字设计第2章52v从逻辑函数发生器的角度来看，从逻辑函数发生器的角度来看，ROM的地址译码器可以实现的地址译码器可以实现n个输入变量个输入变量An-1A0的全部的全部2n个最小项，其地址译码器就是固个最小项，其地址译码
28、器就是固定连接的与阵列。数据输出线定连接的与阵列。数据输出线Di的函数表达式为的函数表达式为 v从实现逻辑函数的角度来看，存储矩阵的结构就像多输出函从实现逻辑函数的角度来看，存储矩阵的结构就像多输出函数的真值表，存储矩阵中的每一列的取值就是多输出函数的数的真值表，存储矩阵中的每一列的取值就是多输出函数的真值表中各函数的取值。存储矩阵就是一个连接关系可以编真值表中各函数的取值。存储矩阵就是一个连接关系可以编程的或阵列。程的或阵列。v该该ROM可以等效为一个与或阵列，可以实现可以等效为一个与或阵列，可以实现8个个n变量的逻辑变量的逻辑函数。函数。v 可编程可编程ROM可以分为：熔丝型可以分为：熔丝
29、型PROM、EPROM、EEPROM。n21ikkk 0Dd m数字设计第2章53v PROM结构的缺点：采用固定的与阵列和可编结构的缺点：采用固定的与阵列和可编程的或阵列，当输入变量个数增加时，与阵列程的或阵列，当输入变量个数增加时，与阵列的规模成倍增加，这种结构限制了的规模成倍增加，这种结构限制了PROM作为作为函数发生器的应用。函数发生器的应用。v 可编程逻辑阵列可编程逻辑阵列PLA：采用与、或阵列都可编：采用与、或阵列都可编程的结构，使乘积项不必是最小项，从而为实程的结构，使乘积项不必是最小项，从而为实现逻辑函数提供了较大的灵活性。现逻辑函数提供了较大的灵活性。v PLA的问题：由于器
30、件制造中的困难和相关应的问题：由于器件制造中的困难和相关应用软件的开发没有跟上，用软件的开发没有跟上，PLA很快被随后出现很快被随后出现的的PAL取代。取代。2可编程逻辑阵列可编程逻辑阵列PLA 数字设计第2章54v PAL中与或阵列的特点：与阵列可编程、或阵中与或阵列的特点：与阵列可编程、或阵列固定。列固定。v PAL16L8：输入、输出：输入、输出：10个专用输入端，个专用输入端，2个专用三态输出端和个专用三态输出端和6个输入个输入/三态输出（三态输出（I/O）端。）端。与阵列：可编程与阵列包括与阵列：可编程与阵列包括64个与门，每个与门有个与门，每个与门有32个输入端。个输入端。或阵列：
31、或阵列包含或阵列：或阵列包含8个个7输入或门，这些或门和与门输入或门，这些或门和与门的连接关系是固定的，可以同时实现的连接关系是固定的，可以同时实现8个输出逻辑函数。个输出逻辑函数。输出由三态非门控制。输出由三态非门控制。函数形式：用函数形式：用PAL16L8实现的逻辑函数的基本表达式实现的逻辑函数的基本表达式是与或非式。是与或非式。3可编程阵列逻辑可编程阵列逻辑PAL 数字设计第2章55数字设计第2章56v 用用PAL16L8实现实现8421BCD码码余余3循环码的转换电路循环码的转换电路0123401234090934563456014589014589WM M M M Mmmmmm AB
32、CDABCDABCDABCDABCDXM MmmABCDABCDYM M M Mmmmm ABCDABCDABCDABCDZM M M M M M mmmmmm ABCDABCDABCDABCDABCDABCD4通用阵列逻辑通用阵列逻辑GALvGAL在芯片中增加了存储元件，并采用输出逻辑宏单元在芯片中增加了存储元件，并采用输出逻辑宏单元OLMC结构，改善了内部资源使用的灵活性，成为低密度可编结构，改善了内部资源使用的灵活性，成为低密度可编程逻辑器件的首选。程逻辑器件的首选。GAL的原理与应用在第的原理与应用在第4章介绍。章介绍。数字设计第2章57q组合电路的分析，就是分析组合电路输入变组合电路
33、的分析，就是分析组合电路输入变量和输出变量的取值关系和函数关系，进而量和输出变量的取值关系和函数关系，进而确定电路的功能。确定电路的功能。一、基本分析方法（步骤）一、基本分析方法（步骤）据给定的组合电路，写出输出函数表达式据给定的组合电路，写出输出函数表达式 据表达式，列出真值表据表达式，列出真值表 说明电路的逻辑功能说明电路的逻辑功能2.4 2.4 组合逻辑电路分析组合逻辑电路分析数字设计第2章58 例例2 21 1 分析图分析图2 24141所示电路。所示电路。解：表达式为解：表达式为 真值表如上所示。真值表如上所示。逻辑功能：少数服从多数的三人表决电路。逻辑功能：少数服从多数的三人表决电
34、路。FAB BC ACABBCAC数字设计第2章59二、分析实例二、分析实例 例例2 22 2 分析图分析图2 24141所示电路。所示电路。逻辑功能：一位全加器。逻辑功能：一位全加器。其中，其中，J J是进位输出，是进位输出，S S是本位和输出。是本位和输出。解：表达式为解：表达式为J0 ABC ABC AB1 AB ABCABCABBCACABSC ABC ABC ABC AB ABCABCABCABCABC 数字设计第2章60 例例23 分析图分析图243所示电路，已知输入信号所示电路，已知输入信号B3B2B1B0是是5421BCD码。码。解：解：由真值表可以看出，该电路实由真值表可以看
35、出，该电路实现了现了5421码到码到8421码的转换。码的转换。数字设计第2章61q 组合逻辑电路设计就是根据功能要求设组合逻辑电路设计就是根据功能要求设计相应的逻辑电路。设计的基本要求是计相应的逻辑电路。设计的基本要求是功能正确，电路尽可能简化。功能正确，电路尽可能简化。一、基本设计方法（步骤）一、基本设计方法（步骤）据功能要求，确定输入、输出变量，列出据功能要求，确定输入、输出变量，列出相应的真值表。相应的真值表。据设计要求，采用适当的化简方法求出与据设计要求，采用适当的化简方法求出与所要求的逻辑门相适应的输出函数的最简所要求的逻辑门相适应的输出函数的最简表达式。表达式。画出与最简表达式相
36、对应的逻辑电路图。画出与最简表达式相对应的逻辑电路图。2.5 2.5 组合逻辑电路设计组合逻辑电路设计数字设计第2章62 组合电路的设计方法：组合电路的设计方法：（1）逻辑抽象；）逻辑抽象；确定输入、输出变量；定义逻辑状态的含义；根据给输出与输入之间的逻辑关系列真 值表。（2）根据真值表写出逻辑函数表达式；）根据真值表写出逻辑函数表达式；（3）选定器件的类型；）选定器件的类型；（4）将逻辑函数化简或变换成适当的形式；）将逻辑函数化简或变换成适当的形式；（5）画出逻辑电路图。）画出逻辑电路图。数字设计第2章63 例例24 设计一个组合电路，该电路能设计一个组合电路，该电路能够判断一位够判断一位B
37、CD码是否码是否8421码。若是码。若是8421码，则当该码能被码，则当该码能被4或或5整除时，输出有所整除时，输出有所指示。要求分别用与非门、或非门、与或指示。要求分别用与非门、或非门、与或非门实现该电路（允许反变量输入）。非门实现该电路（允许反变量输入）。解：解：定义输入、输出变量，列出真值表定义输入、输出变量，列出真值表 用输入变量用输入变量ABCD的取值表示一位的取值表示一位8421BCD码，定义输出变量码，定义输出变量F11表表示输入的是示输入的是8421码，码，F21表示输入表示输入8421码可以被码可以被4或或5整除。整除。列出真值表。列出真值表。数字设计第2章64 用卡诺图化简
38、法求最简式：用卡诺图化简法求最简式：用与非门实现时，应圈用与非门实现时，应圈1 1得最简与或式，再转换为得最简与或式，再转换为最简与非式。最简与非式。用或非门实现时，应圈用或非门实现时，应圈0 0得最简或与式，再转换为得最简或与式，再转换为最简或非式。最简或非式。用与或非门实现时，应圈用与或非门实现时，应圈0 0得最简或与式，再转换得最简或与式，再转换为最简与或非式。为最简与或非式。数字设计第2章65 输出函数的最简与或式和最简与非式为输出函数的最简与或式和最简与非式为 输出函数的最简或与式、最简或非式和最简与或非式输出函数的最简或与式、最简或非式和最简与或非式为为 12FABCFCDBCA
39、BCCD BC（最简与或式）（最简与或式）（最简与非式）（最简与非式）12F(AB)(AC)FC(BD)ABACCBDABACCBD（最简或与式）（最简或与式）（最简或非式）（最简或非式）（最简与或非式）（最简与或非式）数字设计第2章66 画出实现该逻辑功能的三种不同门电路形式。画出实现该逻辑功能的三种不同门电路形式。数字设计第2章67二、设计实例（基于二、设计实例（基于MSI的组合电路设计）的组合电路设计）例例2 25 5 试用试用4 4位全加器位全加器74837483实现实现5421BCD5421BCD码到码到8421BCD8421BCD码的转换。码的转换。解：解：ABCD00004WXY
40、ZABCD00115ABCD0000A0ABCD1101A1ABCDAA0A1010；当N时；当N时；当时 ；当时 数字设计第2章68 例例2 26 6 试用试用4 4位全加器芯片位全加器芯片74837483实现一位实现一位8421BCD8421BCD码加法器。码加法器。解：两个一位十进制数相加时，和的取值范围是解：两个一位十进制数相加时，和的取值范围是0 01818，将该范围内二进制数和，将该范围内二进制数和8421BCD8421BCD码的取值列表，码的取值列表，寻找将二进制结果转换为寻找将二进制结果转换为8421BCD8421BCD码的规律。码的规律。数字设计第2章69C432143231
41、DCS(SS)CS SS S N N101099时，二进制数与时，二进制数与84218421码码相同相同 N N10101010时，时，84218421码比相应的二码比相应的二进制数大进制数大6 6。判断判断N N10101010的电路就用表中的的电路就用表中的D DC C。当当C C4 4=1=1时，或时，或S S3 3=1=1且且S S2 2和和S S1 1中至中至少有一个为少有一个为1 1时，时，D DC C=1=1。D DC C的表达式为的表达式为数字设计第2章70 由真值表直接写出输出函数的最由真值表直接写出输出函数的最小项表达式。并变换为与小项表达式。并变换为与7413874138
42、低电低电平有效的输出端相符的形式。平有效的输出端相符的形式。画出电路图画出电路图 例例2 27 7 试用试用3 3线线8 8线译码器线译码器7413874138实实现一位二进制全减器。现一位二进制全减器。解：一位二进制数全减器就是两个一位二进制数的解：一位二进制数全减器就是两个一位二进制数的带借位的减法运算带借位的减法运算。定义变量：设被减数、减数和低位的借位输入分定义变量：设被减数、减数和低位的借位输入分别为别为X、Y、Bi，运算结果为本位的差，运算结果为本位的差D和向高位的和向高位的借位输出借位输出Bo 列出真值表列出真值表oi123712312377i124712412477B(X,Y,
43、B)mmmm m m m mYY Y YD(X,Y,B)mmmm m m m mYY Y Y数字设计第2章71 例例2 28 8 试用输出高电平有效的试用输出高电平有效的3 3线线8 8线译码线译码器实现逻辑函数器实现逻辑函数 解：输出高电平有效的译码器的输出函数就是输入解：输出高电平有效的译码器的输出函数就是输入变量的最小项。变量的最小项。直接实现该最小项表达式需要外接一个直接实现该最小项表达式需要外接一个6 6输入的输入的或门。或门。对函数表达式稍加变换，就可以使电路更简单，对函数表达式稍加变换，就可以使电路更简单，如图如图2 24949所示。所示。F(A,B,C)m(0,1,2,4,5,
44、6)01245637337737F(A,B,C)m(0,1,2,4,5,6)YYYYYYM(3,7)M MMMmmYY 数字设计第2章72例例2 29 9 试用试用8 8选选1 1数据选择器实现逻辑函数数据选择器实现逻辑函数 F(A,B,C,D)m(0,5,7,9,14,15)解：首先将函数解：首先将函数F写成最小项表达式的变量形式，然后写成最小项表达式的变量形式，然后从四个自变量中选择三个作为从四个自变量中选择三个作为MUX的地址变量（本例的地址变量（本例选选ABC），并将表达式写成），并将表达式写成MUX输出函数表达式形式。输出函数表达式形式。当当MUX的地址变量的地址变量A2A1A0=A
45、BC时，时，输入数据端输入数据端 F(A,B,C,D)ABCDABCDABCDABCDABCDABCDABC DABC DABC DABC DABC DABC DABC DABC DABC DABC DABC 107D DD,0,D,D,D,0,0,1数字设计第2章73例例2 21010 试用试用4 4选选1 1数据选择器实现例数据选择器实现例2 29 9中的逻辑函数。中的逻辑函数。解：选解：选AB作为作为MUX的地址变量，按的地址变量，按AB两个变量的最两个变量的最小项形式变换函数小项形式变换函数F的表达式的表达式 当当4选选1 MUX的地址变量的地址变量A1A0=AB时，时，MUX的数据的
46、数据输入端输入端实现实现D0和和D2需要附加两个与门。需要附加两个与门。F(A,B,C,D)AB CDAB CDAB CDAB CDAB CDAB CDAB CDAB(CDCD)AB CDAB(CDCD)AB CDAB DAB CDAB C 0123DCDDDDCDDC，数字设计第2章74例例2 21111 试用试用8 8选选1 1数据选择器实现逻辑函数数据选择器实现逻辑函数 F(A,B,C,D)M(2,3,14)(1,4,5,11,12,15)解：采用降维卡诺图法解：采用降维卡诺图法 选择选择MUXMUX的地址变量的地址变量A A2 2A A1 1A A0 0=BCD=BCD，将，将BCDB
47、CD作为卡诺图中的一组变作为卡诺图中的一组变量，函数量，函数F F中的其它变量作为另一组变量，画出降维卡诺图。中的其它变量作为另一组变量，画出降维卡诺图。数字设计第2章75q 数字电路的描述方法数字电路的描述方法 真值表、表达式、电路图。真值表、表达式、电路图。硬件描述语言：硬件描述语言：VHDL、Verilog HDL等。等。一、一、VHDL源程序的基本结构源程序的基本结构 VHDL源程序源程序5个组成部分：实体个组成部分：实体说明、结构体、库、程序包和配置。说明、结构体、库、程序包和配置。实体说明和结构体组成设计实体，实体说明和结构体组成设计实体，简称实体。简称实体。通常，将实体理解为一个
48、逻辑模块，实通常，将实体理解为一个逻辑模块，实体说明用来描述该模块的端口。结构体体说明用来描述该模块的端口。结构体用来描述该模块的内部功能。用来描述该模块的内部功能。2.6 2.6 组合逻辑电路的组合逻辑电路的VHDL描述描述数字设计第2章76v 实体说明实体说明 实体说明用于描述逻辑模块的输入实体说明用于描述逻辑模块的输入/输出信号，其语法如下：输出信号，其语法如下：例例2 21212 用实体说明语句描述用实体说明语句描述2 2输入与非门的输入输出端口。输入与非门的输入输出端口。数字设计第2章77 端口说明端口说明 语句格式：语句格式：port port（端口名：（端口名：端口模式端口模式
49、数据类型；数据类型；.）；）；端口模式指端口的数据传输方向，共有以下端口模式指端口的数据传输方向，共有以下4 4种：种：inin：输入端口，该引脚接收外部信号：输入端口，该引脚接收外部信号outout：输出端口，该引脚向外输出信号：输出端口，该引脚向外输出信号inoutinout：双向端口，可以双向传输信号：双向端口，可以双向传输信号bufferbuffer：缓冲端口，工作于缓冲模式：缓冲端口，工作于缓冲模式 数据类型是端口信号的取值类型，数据类型是端口信号的取值类型，VHDLVHDL有着丰富的数据类型。有着丰富的数据类型。工业标准逻辑型是最常用的数据类型，该类型的数据有工业标准逻辑型是最常用
50、的数据类型，该类型的数据有 0 0、1 1、X X（未知）、（未知）、Z Z（高阻）等（高阻）等9 9种取值。种取值。类属说明：类属说明语句用于指定参数，其格式为类属说明：类属说明语句用于指定参数，其格式为genericgeneric（常数名：（常数名：数据类型：数据类型：=设定值；设定值；.）；）；数字设计第2章78 例例2 21313 用类属说明语句定义总线宽度。用类属说明语句定义总线宽度。类属说明语句也常用来定义仿真时需要的时间参数，例如：类属说明语句也常用来定义仿真时需要的时间参数，例如：实体说明只是指出了输入、输出信号的名称、方向、类型。实体说明只是指出了输入、输出信号的名称、方向、
