1、CBADCACBCDBFABCD000111100001111000000000CBCBADBAFCBABCDBAFCBABCDBAFF)()()(CBACBDBA约束条件约束条件:0 0ACACABAB0,2,6,80,2,6,8F FABCD00011110000111101111DCDBFCACBBAF化简函数ABC000111100111111100ABCBABCAABCCABCCABCBABCAFABCCABCBABCAABCCABCBABCA&ABCFABCD0001111000011110mF13129765431，10111111 110 00 000ACACDACBACDAC
2、BFACDACBACDACB0111FABBAF1ABF 10 BAFABBAF10BAF01BAFABVOCDABCDABF11VVVVDPC17.03.02截止43DT、ABF 0011&V VI I/V VO OV VI I/V VO OCV VI I/V VO OV VI I/V VO OTGCCC01CC&AC&BF1TG11ACF6.改正图示电路中的错误。1FA B2FAB3FA B4FABAB&ABABAB1&1F2F3F4F2005K11VCCVCC5K20018101 ABFABABF12103 ABF104 ABFBBAF105AAF06&ABF1&ABF2&ABF3100
3、100K51TTLTTLCOMS&ABF4100KCOMS&ABF5100KTTLAF6100KCOMS&1119&ABF2&ABF1&ABF3&ABF4ENEN&ABF5&CDF6&AB&CD&ABF7EN&CDEN&EFEN20 写出如图示各电路输出逻辑函数表达式。设电路中各元件的参数满足使晶体管处于饱和及截止的条件。ABccVRCRbF当B0时，电路为一级反相器，当B1时，无论A为0或1，晶体管都截止，输出ABFVcc两个晶体管并联，只要A或B有一个为高电平，就有一个晶体管导通，输出为低电平，因此，FAB1F111001110100FBAABBABAFABABA21ABVccF两个晶体管
4、串联，只有A和B都为高电平时，两晶体管都导通，输出才为低电平因此，FABFVccABT3T4T1T2T5用真值表法分析。0110导通截止截止导通截止导通截止导通截止截止导通导通截止导通截止截止截止截止导通截止0 00 11 01 1FT5T4T3T2T1A B由真值表可知，FAB22试写出图示电路中输出逻辑函数表达式。BACVDDT2T1T3T4T5T6T7T8T9T11T10T12T13T14F图中图中T1T1和和T2T2、T3T3和和T4T4、T5T5和和T6T6组成组成CMOSCMOS反相器，输入信号分别为反相器，输入信号分别为A A、B B、C C，三个反相器的输出又分别送入T8、T1
5、0、T12的栅极；T8、T10、T12构成串连驱动方式，与PMOS管T7、T9、T11一起组成与非逻辑；T13和T14组成CMOS反相器 所以，电路的输出F ABCCBACBA23ABVDDFT4T1T2T3T5用真值表法分析 A BT1T2T3T4T5F0 00 11 01 1导通截止导通截止截止截止导通导通导通导通导通导通截止导通截止导通导通导通导通导通0110FAB 24 图中各电路均为图中各电路均为TTLTTL门，各电路在实现给定的逻辑关系时是否有错门，各电路在实现给定的逻辑关系时是否有错误，若有试指出并加以改正。误，若有试指出并加以改正。ccVF=AB&ABRcRb错错。集电极开路门
6、应用中必须在电源与其输出端之间加一外接电阻。&ABccVF=ABRcR正确的电路25错错 尽管晶体管有基极偏置电阻，但在门电路与晶体管之间没有限流电阻。电路应改为:&ABccVF=ABRcR&ABccVRCF=ABRb&ABccVF=ABRcR26错错。集电极开路门可以线与工作，但必须在电源与其输出端之间加一外接电阻，错错。由于TTL门电路采用推拉式输出方式，因此不能线与工作，应采用如图所示电路。&ABCDCDABF&ABCRLccVDCDABF&ABCRLccVDCDABF&ABCDCDABF 27&ABFABBA0错错。三态门可以线与工作，但按输出逻辑函数，三态门的使能端应接高电平1。&A
7、BFABBA1&BA=15VFAB错错。按照图示电路，不能实现与非逻辑，应将图中三态门使能端设置为高电平，异或门接高电平一端改接低电平0。&BA=10FAB10AB00ABABAB28ABFAB悬空1错错。TTL或非门多余不用的输入端可以接低电平或与其他输入连接，不能接高电平或悬空，ABFAB1=1FABCBAC错错。异或门只有两个输入端，三个变量的异或运算，需两个异或门才能实现。=1FABCBAC=129输出高电平：输出高电平：V VOHOH=3.6V=3.6V1 1、输出电平、输出电平:输出低电平：输出低电平：V VOLOL=0.3V=0.3V 由于器件制造的非一致性，输出的高、低电平略有
8、不同，因此，规定输出额定逻辑电平额定逻辑电平为：即当输入为低电平时（VI1.4V)电路的输出电平逻辑高电平为：逻辑高电平为：3V3V逻辑低电平为：逻辑低电平为：0.35V0.35V30V VI I/V/VV VO O/V/V3 32 21 10 0V VOFFOFFV VththV VONONV VIHIHa ab bc cd de e2 2、开门电平、开门电平V Vonon、关门电平、关门电平 V V offoff 、阈值电平、阈值电平V V t h t h:在保证输出为额定低电平（0.35V)条件下，即输入高电平的输入高电平的下限值下限值。称为开门电平Von。一般 V V on on 1.
9、8V1.8V。关门电平关门电平 V V offoff:阈值电平阈值电平V V t h t h:转折区中点所对应的输入电压。V t h 1.4V是作为T3D4、T2T4导通和截止的分界线。在保证输出为额定高电平（3V)的90%（2.7V)条件下，允许输入低电平的上限值允许输入低电平的上限值。称为关门电平Voff。一般 V off 0.8V。即当即当V VI I1.4V1.4V1.4V输出为输出为V VOLOL.开门电平开门电平 V V onon:即：输入电压即：输入电压 1.8V,1.8V,保证其输出为额定低电平保证其输出为额定低电平即：输入电压即：输入电压 0.8V,0.8V,保证其输出为额定
10、高电平保证其输出为额定高电平31 试写出图所示电路中各输出逻辑函数表达式。图中门电路除非注试写出图所示电路中各输出逻辑函数表达式。图中门电路除非注明均为明均为TTLTTL门电路。门电路。&A10k20kF5V2053.31020由于AV Von，因此，F&A100kFCMOS由于COMS门电路的栅极为绝缘栅，栅极电流为0。若在输入端接一电阻到地，则相当于栅极接地。所以，F1。32。&AB&CD110kCMOS10VFTTL集电极开路门输出线与，CMOS或非门的一个输入端通过10k电阻接地，相当于该输入端输入低电平0 FABCDABCD 331ABTG1FB当A0时，TG截止，FB；A1时，TG
11、开启，FAB所以，F A AB BF F0 00 00 00 01 11 11 10 01 11 11 10 034&AC&BF1F1=B (C=1)AB (C=0)TG11ACFF=/A (C=0)高阻态 （C=1)3501230123C0123CPQioY&1&1&=11S0S3S2S1AB3210YS ABS ABS BS BAABABABBABABA BABAS3S2S1S0Y逻辑功能S3S2S1S0Y逻辑功能0 0 0 0A等A函数1 0 0 0禁止A函数0 0 0 1A+B或函数1 0 0 1异或函数0 0 1 0比较函数1 0 1 0否B函数0 0 1 11常1函数1 0 1 1
12、与非函数0 1 0 0AB与函数1 1 0 00常0函数0 1 0 1B等B函数1 1 0 1禁止B函数0 1 1 0A B同或函数1 1 1 0或非函数0 1 1 1比较函数1 1 1 1否A函数3210YS ABS ABS BS BA习题五习题五7.7.设计一位二进制数全减电路设计一位二进制数全减电路解：首先列出全减器真值表ABCISCO000001010011100101110111011111111000000011111111SCOiCBASiOCBABAC)(iCBABA)(用与非门和异或门实现用与非门和异或门实现要求用要求用2-42-4译码器及与门实现译码器及与门实现最后画出用与
13、非门和异或门实现的全减器逻辑电路图。42S全减差OC借位输出ABiC1&1&=1=1iSABC()OiCABABC43ABCISCO0000000111010110110110010101001100011111mMS6,5,3,0)7,4,2,1(6530MMMM6530mmmm6530YYYYmMOC6,5,4,0)7,3,2,1(6540MMMM6540mmmm6540YYYY 最后画出用2-4译码器实现的一位二进制全减器。440 1 2 3BIN/OCT(1)1 2EN0 1 2 3BIN/OCT(2)1 2EN&S1ABC&CO0356SYYYY0456OCYYYY45（1)8421
14、BCD码转换为余三码（2)将余三码转换为8421BCD码加数加数余三码余三码A3A2A1A00011010001010110011110001001101010111100被加数被加数B3B2B1B0输出输出8421BCD码码F3F2F1F000000001001000110100010101100111100010018421BCD吗余三码0011（0011)补1100+1=1101110111011101110111011101110111011101110146（1)8421BCD转换为余三码输入输入8421BCD码码B3B2B1B0000000010010001101000101011
15、0011110001001输出输出余三码余三码A3A2A1A00011010001010110011110001001101010111100XX10XX101X101X00000111100001111032B B10BB3AXX01XX011X010X10000111100001111032B B10BB2AXX00XX110X001X11000111100001111032B B10BB1AXX11XX000X001X11000111100001111032B B10BB0A47013B2B01000111100132B B1B000B1XXX10011011BBBBB01BB 1X00
16、D011BBD132 DD同理可以得出A2片输入为：010BBD011BBD 032BDDA A1 1片输入为：片输入为：A A0 0片输入为：片输入为：032BDD13210BDDDDXX10XX101X101X00000111100001111032B B10BB3AXX01XX011X010X10000111100001111032B B10BB2AXX00XX110X001X11000111100001111032B B10BB1AXX11XX000X001X11000111100001111032B B10BB0A0110DDBB48132 DD011BBD00D010BBD011B
17、BD 032BDD0110DDBB032BDD13210BDDDDA A3 3片输入：片输入：A A2 2片输入：片输入：A A1 1片输入：片输入：A A0 0片输入：片输入：0 1 2 3ENY0 1MUX(3)0 1 2 3ENY0 1MUX(2)0 1 2 3ENY0 1MUX(1)0 1 2 3ENY0 1MUX(0)3A2A1A0A1B0B0B110BB10BB10B B=1&13B2B49么么么么方面nSds绝对是假的132 DD011BBD00D010BBD011BBD 032BDD0110DDBB032BDD13210BDDDDA A3 3片输入：片输入：A A2 2片输入：
18、片输入：A A1 1片输入：片输入：A A0 0片输入：片输入：B3B21003GEN30123EN20123MUXY2Y31003G2EN00123EN1013MUXY1Y01&=10B1B0B1B0B10B1B0B1B3A2A1A0A5120 选1可用5片4选1和1片3-8译码器组成。32 选1可用8片4选1和1片3-8译码器组成。/STA1A0Y1XX0000D0001D1010D2011D3A2A1A0/Y0/Y1/Y2/Y3/Y4/Y5/Y6/Y7000011111110011011111101011011111011111011111001111011110111111011110
19、1111110111111111110520D1D2D3D0123EN1A0A(1)MUXY4D5D6D7D0123EN1A0A(2)MUXY8D9D10D11D0123EN1A0A(3)MUXY12D13D14D15D0123EN1A0A(4)MUXY16D17D18D19D0123EN1A0A(5)MUXY&124ABC012345671FDE1用用5 5片片4 4选选1 1和和1 1片片3-83-8译码器组成的译码器组成的20 20 选选1 1 数据选择器。数据选择器。5316选1需要4位地址码A3,A2,A1,A0。高2位地址A3,A2产生双4选1的选通信号。低2位地址A1,A0作为双
20、4选1的地址码。A3A2/ST1/ST2/ST3/ST400011101101110110111111054A0A10103G2STEN201231STEN10123MUXY1Y20103G2ST1ST2EN20123EN1013MUXY1Y210D3D4D7D8D11D12D15D231AAST 232AAST233AAST 234AAST55 图示电路为四位超前进位全图示电路为四位超前进位全加器的应用电路，输入为加器的应用电路，输入为A A3 3A A2 2A A1 1A A0 0，输出为，输出为B B4 4B B3 3B B2 2B B1 1B B0 0，试分析电路，列真值表，说明试分析
21、电路，列真值表，说明电路实现的逻辑功能。电路实现的逻辑功能。1&A3 A2 A1 A0B4 B3 B2 B1 B0CIB3 B2 B1B0CT74LS283A3A2 A1A0S3 S2 S1 S0CO32103231(,)Y A A A AA AA A 解解 设与或非门的输出逻辑设与或非门的输出逻辑函数为函数为Y Y，由图可知，由图可知Y Y的逻辑函的逻辑函数表达式为：数表达式为：因此，送入全加器参与加法运算的两个数分别是因此，送入全加器参与加法运算的两个数分别是0A0A3 3A A2 2A A1 1和由与或非门决定的和由与或非门决定的00YY00YY。由此列电路真值表如。由此列电路真值表如表
22、所示表所示 56 0B4A0A1A2A3B3B2B1B000000000000000000011111111101111111111100000011110011011000111101010101010101010000000000000000000011110011001100010100101000001001111100100010 由真值表可知，电路完由真值表可知，电路完成将四位二进制码转换成将四位二进制码转换为为8421BCD8421BCD码的功能。码的功能。57练习题：1、已知F(ABCD)=(0,2,8,10,11,14,15),要求在输入只有原变量的条件下，用最少或非门实现，
23、并画出逻辑电路图。2、设计一位全加器。要求用2-4译码器及与非门实现，并画出逻辑电路图。3、分析电路：写出电路的输出函数F1,F2的逻辑表达式，结果用最小项之和的形式m来表示。若要用74138实现四变量函数Y(ABCD)=m(0,5,8,15)芯片如何连接，画出其电路图。58&BIN/OCTBIN/OCT&ENEN7 76 65 54 43 32 21 10 0421&2FF1ABC1BIN/OCTBIN/OCT&ENEN76543210421STAD1 12 259FACDABCDBCBCDABCD0001101100011110111111111mF15,14,13,12,9,7,6,4,
24、3mF15,14,13,12,9,7,6,4,307G07GmF15,14,13,12,9,7,6,4,3050DD3671DDDABCD00011011000111101101111111000000ABC0001101101111DDD00AB0101CDDC DC1000110110112AA0A3D7D6D1D2D4D5D0D0DCD2DCD31D mF15,14,13,12,9,7,6,4,3DDD41DD 2DCD170G30G050DD3671DDDDDD41DD 20DCDDCD12DCD31D MAIBICISDCO000000000111001011001101010010
25、010100011000011111100000100110101010101101110010110101111001111111(1,2,4,7,9,10,12,15)SDm(1,2,3,7,11,13,14,15)COmiMAiiCB0001101100011110iMAiiCB0001101100011110iMAiiCB0001101100011110iMAiiCB0001101100011110iiiDCAiiiDCAiiiCBAiiiCBAiiiCBAiiiCBAiiiCBAiiCBiiCMAiiBMAiiCAMiiBAMiiCBiiiCBMAiiiCBAMiiCBiiiCBAM
26、BCBDAFiiiDCBASiiCBiiiCBAMDSiAiBiCMOC(1,2,4,7,9,10,12,15)SDm(1,2,3,7,11,13,14,15)COmASTBSTCSTASTBSTCSTMiA1001MiA1001iMAiB0001101110iMAiiCB0001101100011110(1,2,4,7,9,10,12,15)SDm(1,2,3,7,11,13,14,15)COmiMAiiCB0001101100011110iCiCiCiCiCiCiCiCiiCB iiCB iiCB iMAiB0001101110iCiCiCiCiiCB iiCBiiCBiCiC1A0A10
27、010D1D2D3DMiA1001iiCB iiCB iiCB iCMiA1001iiCB iiCBiiCBiC03GiAiBiC DDSR,1 置位、复位信号 CP时钟脉冲信号21DDSR 外部激励信号外部激励信号3CPDQCPDQCPJKQDQQDQQ12ACPRDCBCPABC12345678910CPABC12345678910DQQDQQ12ACPRDCBJQQKABCPQ=1=11RDJKQQQ1JKQQQ2CPCPDQQQ3CPDQQQ4CPSRQQCPQ5TQQQ6CP111111111nnnnnnnnQJQKQQ QQ QQ122222210nnnnnnQJQKQQ QQ13
28、3nnQDQ144nnQDQ1555555nnnnnnQSRQQQ QQ166661nnnnQTQQQ111111111nnnnnnnnQJQKQQ QQ QQ122222210nnnnnnQJQKQQ QQ133nnQDQ144nnQDQ1555555nnnnnnQSRQQQ QQ166661nnnnQTQQQ11nQ12nQ13nQ14nQ&1&1ABJKCPQ1Q1SRQ21&Q2ABCPTQ3CP=ABQ3=1CPADQ4Q4CPAB&1&1ABJKCPQ1Q111JAQAQA11KBQBQB111111nnnnnQJQKQAQBQSABRAB1222()0nnnQSRQABAB QS
29、RSRQ21&Q2ABCP1333nnnQTQABQTQ3CP=ABQ3=1CPADQ4Q44nDAQ144nnQDAQCPABQ1Q2Q3Q4JQQJQQJQQCPKKK&YQ1Q2Q312331233221113JQQKQJKQJKQ3YQ13123333211212122111313131nnnQQQ QQ QQ Q QQQQQQQQQQ QQ QQQY000000100100011010011011110111113Q13nQ12nQ11nQ2Q1Q3YQ31233221113JQQKQJKQJKQ3YQQ Q3 3Q Q2 2Q Q1 1J J3 3K K3 3J J2 2K K2
30、2J J1 1K K1 1Y Y0 00 00 00 00 00 01 10 00 01 10 00 00 01 11 10 01 10 00 01 11 10 01 11 11 11 10 01 11 11 11 11 113nQ12nQ11nQ000001010011100111110101321Q Q Q/0/0/0/0/1/1/1/1/YJQQJQQJQQCPKKK&YQ1Q2Q3123RD3213322211311111JQ QKCPCPJKCPQJQKCPCP3213322211311111JQ QKCPCPJKCPQJQKCPCP1312312211113nnnQQQ QCPQQ
31、QQQQCPQ3Q2Q100000101001110010111011113nQ12nQ11nQ000001010011100111110101321Q Q QCP0CP1Q1Q2Q3Q0S91R02R01S9274LS290CP&CP0CP1Q1Q2Q3Q0S91R02R01S9274LS290&G1CP0CP1Q1Q2Q3Q0S91R02R01S9274LS290CP&CP0CP1Q1Q2Q3Q0S91R02R01S9274LS290&G1EPETCPCLDRD74LS161Q0Q1Q2Q3D1D2D3D011CP&STASTBSTC42174LS138102 3 4 5 6 71&Z1Z21210(,)(0,1,3,5)Z Q Q Qm2210(,)(1,3,4)Z Q Q QmQ2Q1Q0Z1Z20001000111010000111110001101102210(,)(1,3,4)Z Q Q Qm1210(,)(0,1,3,5)Z Q Q Qm
